Introduzione alle Logiche Programmabili

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1 Catello Antonio De Rosa Introduzione alle Logiche Programmabili EDIZIONI DELL AMBROSINO

2 2003 Catello Antonio De Rosa 2 a Edizione - Settembre 2003 Introduzione alle Logiche Programmabili Tutti i diritti sono riservati. Nessuna parte di questo testo può essere riprodotta, memorizzata o trasmessa in alcuna forma e con alcun mezzo, elettronico, meccanico, in fotocopia, in disco o in altro modo, senza autorizzazione scritta dell autore. Finito di stampare nel mese di Settembre 2003 per conto delle edizioni dell Ambrosino

3 Prefazione Questo testo riflette parte dell esperienza dell autore nel campo della teoria dei circuiti digitali. L argomento affrontato difficilmente può prescindere dal nome di compagnie che commercializzano software o hardware nel mondo delle Logiche Programmabili. Tutti i prodotti o le tecnologie a cui si fa riferimento sono marchi registrati a nome di queste compagnie. L Autore ringrazia anticipatamente i responsabili in questione e precisa che il materiale divulgato, anche se fa riferimento a marchi registrati, non ha carattere pubblicitario nè vuole favorire alcuno. L Opera è stata realizzata con l intento di fornire uno strumento obiettivo di analisi fondato sulle condizioni reali del mondo tecnologico e, per tale motivo, presenta un impostazione non solo teorica ma anche applicativa. Ciò è avvalorato dai frequenti e dettagliati esempi e casi implementativi. Sarà certamente compreso senza fraintendimenti che la descrizione degli esempi con una delle possibili tecnologie ha valore rafforzativo dei contenuti, mentre la realizzazione di esempi con un ripetuto elenco di tutte le soluzioni di mercato può risultare noiosa laddove non vi siano sostanziali differenze. Il percorso didattico seguito parte dai concetti e dalle definizioni base per approfondire in capitoli separati le tematiche riguardanti la tecnologia e gli strumenti di sviluppo. Poichè è intento dell Autore contribuire alla corretta formazione del progettista sono ampiamente discussi stili e tecniche di design e ottimizzazione. È inoltre possibile utilizzare il testo in maniera informativa sfruttando i concetti presenti nei primi cinque capitoli, la lettura dei quali può rappresentare una soluzione di compromesso tra il capire la materia e il dominarla. Al fine di evitare l acquisto di un ulteriore testo è stata inserita nell Appendice B una breve introduzione al linguaggio di progettazione VHDL che, insieme ai contenuti teorici del capitolo 6 e a quelli pratici del capitolo 12, dovrebbe consentire al lettore un discreto livello di autonomia.

4 Indice degli argomenti Introduzione 1. Un nodo storico 2 2. I sistemi elettronici cambiano tecnologia e filosofia 3 Capitolo 1: Generalità 1. Definizioni base 5 2. Vantaggi rispetto ad una soluzione tradizionale 6 3. Analisi dei costi per soluzioni concorrenti 6 4. Svantaggi rispetto ad una soluzione ASIC 8 5. Tipi di logiche Tipologie di PLD Tipologie di FPGA Strutture complesse Criteri di scelta Flusso di progetto L architettura influenza il software di compilazione Benchmark 16 Capitolo 2: PLD 1. I precursori delle PLD Isp (In-System Programming) Tipi di operazioni possibili Programmazione mediante interfaccia isp Boundary Scan Storia dello standard Elementi della logica di test Tap Controller JTAG Tap Controller State Evoluzione del Tap Controller Latch dell istruzione Tipi di istruzioni Esecuzione del test Una tecnologia di collaudo accessibile Scenario isp JAM STAPL (Standard Test and Programming Language) Considerazioni sulla programmazione in-system Necessità di uno standard Introduzione al linguaggio Jam Jam Player Struttura del file Jam Formato dei dati Il linguaggio Jam per la programmazione embedded Jam nell industria...37

5 8. Isp Virtual Machine IEEE Std Analisi dello Standard Architettura dell hardware IEEE Std 1532 nell industria Simple PLD Architettura delle PAL GAL Altre denominazioni delle PAL Considerazioni architetturali Metodologia di progettazione delle Simple PLD Analisi delle principali architetture di PLD Architettura XC9500 (Xilinx) Architettura CoolRunner (Philips-Xilinx) Architettura CoolRunner-II (Xilinx) Architettura isplsi 1K,2K,4K,3K,5K,6K (Lattice) Architettura Mach (Vantis-Lattice) Architettura ad interconnessione biplanare La migrazione dell architettura di PLD Altera Architettura FlashLogic (Altera) Architettura Global Bus (Atmel) Architettura Ultralogic e Flash370i (Cypress) Architettura Delta39K (Cypress) 65 Capitolo 3: FPGA 1. Scenario Metrica FPGA non static RAM FPGA static RAM Architettura di un FPGA row-based Architettura di un FPGA segmented non static RAM Architettura di un FPGA static RAM Architetture Fast-Track interconnect Architetture a Routing segmentato Fast-track e routing segmentato a confronto Esempio Fast-Track: Apex Series Esempio Segmented: Virtex Series Esempio Segmented: ORCA Series Configurazione Sequenza di programmazione Configurazione mediante IEEE Std Soluzioni FPGA ibride FPGA mascherati Modular Array ASIC ASIC con FPGA embedded LPLD (Laser Processed Logic Device) LPGA (Laser Programmable Gate Array)...106

6 Capitolo 4: Il Sistema di Sviluppo 1. Iter di progetto Design entry Design verification Design implementation Il sistema di sviluppo di una PLD Il sistema di sviluppo di un FPGA Translation Mapping Placement Routing Bitmap Algoritmi di piazzamento di nuova generazione Algoritmi di piazzamento Simulated Annealing Versatile Place and Route (VPR) Algoritmi paralleli Strumenti di back-end: Floorplanner RPM Software di sviluppo integrati Mentor Veribest Capitolo 5: Regole e tecniche di progetto 1. Definizione di progetto portabile Regole di progetto portabile Problemi comuni della progettazione Scelte preliminari Fase di Progettazione Fase di Simulazione Fase di Sintesi Fase di Compilazione Tecnologica I vincoli Progettare con le PLD Progettare con gli FPGA Library of Parameterized Modules (LPM) Core Selezione di un Core Lavorare con Altera Lavorare con Xilinx Capitolo 6: Regole di codifica VHDL 1. Concetti base sulla sintesi Inference e Instantiation di un contatore Resource Sharing Structure e Flatten 152

7 5. Segnali e Variabili If e Case Implementazione di un latch Evitare i gated clock Inserimento di buffer globali Istanziazione di un unbonded I/O Istanziazione di una memoria Implementazione di un mux con buffer tri-state Implementazione di un mux con MUX FX Progetto di macchine a stati LFSR counter Watchdog compatto in FPGA Istanziazione di DLL e SelectShift Decomposizione di un istruzione VHDL Considerazioni sulla sintesi di un FPGA Tipi di sintetizzatori Assegnamento dei vincoli fisici Uso delle DesignWARE in Synopsys Strategie di compilazione Scelte di gerarchia e di partizionamento Tipi di script Interazione tra Sintesi e Place & Route Physical Synthesis (Inference automatica) 189 Capitolo 7: Regole, considerazioni hardware, I/O 1. Analisi dei disturbi elettrici EMI Diafonia Ground Bounce Regole di layout Soluzioni embedded per ridurre il rumore IBIS model Analisi dell integrità dei segnali Analisi di potenza Riduzione dei consumi Migrazione tecnologica La metallizzazione diventa di rame Tecnologia di packaging Flip Chip Standard di I/O Struttura degli I/O Standard di tipo single-ended Standard di tipo differenziale Terminazioni di linea integrate DDR (Double Data Rate) Macro di I/O per FPGA 210

8 Capitolo 8: Tecnologie costruttive 1. Panorama tecnologico Laser fuse Antifuse EPROM EEPROM Flash Static RAM 223 Capitolo 9: Il ruolo degli FPGA nei sistemi riprogrammabili 1. Introduzione Sistemi multimodo Applicazioni riprogrammabili Calcolo riconfigurabile Sistemi misti Sistemi di emulazione logica Architettura dei sistemi riprogrammabili Esempi di macchine di calcolo riconfigurabili Esempi di sistemi di prototipazione 237 Capitolo 10: System on Programmable Chip 1. Premessa SoC vs SoPC Microprocessori e Logiche Programmabili Micro come hard o soft macro? Chip on Demand Le soluzioni di mercato dei SOPC Triscend Sidsa Aptix Chameleon Atmel Cygnal Cypress QuickLogic Lucent (Agere (Lattice)) Altera Xilinx Silicio riprogrammabile in ASIC System level Design Spazio delle soluzioni architetturali e partizione HW/SW Netlist o file intermedi? Il trend Non solo C Soluzioni Commerciali...256

9 8.5.1 SPW - Cadence Handel, DK1 - Celoxica Da Cossap a SystemC - Synopsys AR T Builder - Frontier Design Capitolo 11: Dispositivi analogici riprogrammabili 1. Principio di funzionamento switched capacitor Field Programmable Analog Array (FPAA) Electrically Programmable Analog Circuit (EPAC) MPAA Motorola - Pilkington - Anadyne - Anadigm Totally Reconfigurable Analog Circuit (TRAC) Funzionalità di cella Filtro analogico programmabile Le soluzioni TRAC In-system Programmable Analog Circuit (isppac) Descrizione di un PAC Block Le soluzioni PAC Field Programmable Mixed Array (FPMA) FIPSOC Sidsa Analog PSoC block Cypress 275 Capitolo 12: Esempi e tecniche di progetto 1. Part number Analisi statica dei segnali Metastabilità Determinazione della dimensione di un file JAM Interfaccia di I/O per microprocessore Multiplexer con buffer tri-state Interfaccia per microprocessore in FPGA Interfaccia micro in PLD Conclusioni PLL digitale per riduzione del jitter in PLD Evoluzione tecnica PLL con filtro di anello di tipo sequenziale Sdram adapter in PLD Esempio di script di sintesi per FPGA FPGA Compiler II e script TCL Serializzatore di dati letti da una memoria parallela Concetti base del progetto incrementale in FPGA Sintesi e Fitter pilota Creazione del file di guida Compilazione finale Conclusioni Gestione delle macro Codice convoluzionale con il System Level Design Allineatore SDH 344

10 Appendice A: Note 1. Date storiche Elenco dei principali componenti Analisi delle Vendite 351 Appendice B: Cenni di VHDL 1. Generalità Livelli di astrazione Strumenti di debug Oggetti di un file VHDL Data Object Tipi dei dati Operatori Architettura sintetizzabile Generics e Generate Pragma o commenti Sottoprogrammi Testbench 366 Appendice C: Conversione VHDL - Equazioni 1. Divisore per Divisore per N Divisore per N con enable Divisore per N con enable e reset sincrono Divisore per N con enable e load diverso da Divisore per N con reset sincrono, enable e load diverso da Divisore per N con reset sincrono, enable e parallel load ad M Down counter Up-down counter Esempio di progetto ad equazioni: decoder HDB Glossario 375 Riferimenti Bibliografici 387 Indice Analitico 389