Memorie MEMORIE. MEMORIE (I classificazione) Memorie di massa Floppy disk (in disuso) Hard disk Nastri magnetici Dischi ottici (CD, DVD)

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1 Memorie - Prof G Acciari - MM Mano CRKime, RET LOGCHE V ed, Pearson Prentice Hall Cap6 65 MEMORE ( classificazione) Le MEMORE sono dispositivi che consentono di immagazzinare e mantenere, in modo temporaneo o permanente, informazioni di tipo binario A seconda del tipo di applicazione presentano caratteristiche, prestazioni e costi differenti Una possibile suddivisione è: MEMORE Memorie di massa Floppy disk (in disuso) Hard disk Nastri magnetici Dischi ottici (CD, DVD) Basso rapporto costo/bit Altissima capacità (~ n bit) Bassa velocità lettura e scrittura Memorie a semiconduttore Memorie residenti (RAM, ROM,) Pen drive Smart card Medio-alto rapporto costo/bit Media capacità (~ n9 bit) Alta velocità lettura e scrittura

2 MEMORE ( classificazione) Una seconda possibile suddivisione può essere fatta in base al tipo di accesso alle informazioni binarie: MEMORE Accesso random (casuale) Accesso sequenziale Nastri magnetici Registri a scorrimento Velocissime nel passare da una informazione a quella immediatamente successiva, ma lentissime nel passaggio tra informazioni qualsiasi Memorie residenti (RAM, ROM,) Dischi ottici (CD, DVD) Hard - floppy disk Pen drive, smart card Veloci nel passaggio da una informazione ad una qualsiasi altra 3 Accesso sequenziale Struttura di una memoria a semiconduttore ad accesso sequenziale (esempio) N Buffer di Buffer ingresso i n di OUT uscita 4

3 Accesso casuale (random) Struttura di una memoria a semiconduttore ad accesso casuale (esempio) Colonna selezionata R A R A Decodifica di riga R R C C C C3 E' possibile indirizzare 6 locazioni di memoria, in ciascuna delle quali c'è una parola di informazione (word) Decodifica di colonna A A3 Riga selezionata 5 Memorie ( classificazione) Una terza possibile suddivisione può essere fatta in base alla permanenza delle informazioni binarie: MEMORE Non volatili Volatili RAM (Random Access Memory) Memorizzazione temporanea: l'utente può leggere/scrivere informazioni finchè il dispositivo è alimentato ROM (Read Only Memory) Dischi ottici (CD, DVD) Hard - floppy disk Pen drive, smart card Memorizzazione permanente: le informazioni possono essere agevolmente lette e non scompaiono spegnendo l'alimentazione al dispositivo 6

4 Tipi di Memorie a semiconduttore MEMORE Volatili Statiche SRAM FFO LFO NON Volatili Dinamiche Programmabili mask-rom DRAM CCD una volta fuse-prom EPROM = Eresable Programmable ROM EPROM = Elecrically Erasable PROM NON Programmabili Più volte Cancellabili elettricamente Cancellabili a raggi UV EEPROM NVRAM FLASH UV- EPROM 7 JEDEC JEDEC Solid State Technology Association n passato: Joint Electron Device Engineering Council JEDEC is the leading developer of standards for the solid-state industry Almost 3 participants, appointed by some 9 companies work together in 5 JEDEC committees to meet the needs of every segment of the industry, manufacturers and consumers alike The publications and standards that they generate are accepted throughout the world All JEDEC standards are available online, at no charge JEDEC standards are accepted worldwide 8

5 Memorie volatili statiche SRAM (Static RAM) La cella elementare che immagazzina informazioni è un LATCH Dopo l'operazione di scrittura (Set o Reset) il bit memorizzato vi rimane indefinitamente (finché il dispositivo è alimentato) Alta velocità di accesso alle informazioni FFO (First n First Out) E' una memoria di tipo sequenziale E' composta da n registri (di k celle) che scorrono in parallelo Ogni Word immagazzinata è composta da n bit Particolarmente comode come buffer tra l'unità centrale di un pc e le periferiche (ad es la stampante) Bassa densità di memoria LFO (Last n First Out) E' una memoria di tipo sequenziale e molto simile alla FFO E' composta da n registri (di k celle) con scorrimento bidirezionale Ogni Word immagazzinata è composta da n bit (Memorie organizzate a stack ) 9 SRAM (generalità) Memorie a semiconduttore (Silicio) Memorie ad accesso casuale, con tempo di lettura/scrittura (ovvero Read/Write) indipendente dalla locazione di memoria Memoria di tipo volatile, ogni volta che si toglie l'alimentazione si perde il suo contenuto CARATTERSTCHE Le informazioni binarie sono organizzate in gruppi chiamati WORD che costituiscono l'entità più piccola (es: numero, carattere, istruzione,) Ogni WORD è costituita da o più Byte ( word = m Byte ) La CAPACTA' di una memoria è data dalla quantità di WORD che contiene, anche se, normalmente, viene indicata in termini di BYTE Es: supponiamo di avere una memoria da Gbyte e che ogni locazione di memoria è formata da 3 bit (ovvero 4 Byte) Allora può contenere: GByte / 4 Byte/word = 5 Mword

6 SRAM La memoria comunica con l'esterno attraverso delle linee di ingresso/uscita (N/OUT) per i DAT, da linee di CONTROLLO e da linee di NDRZZO come in figura: WORD = m (Byte) = 8 m (bit) = n CAPACTA' = k m (Byte) n ingressi DAT (m byte) k linee di NDRZZO k n uscite DAT (m byte) n k WORD Read/Write Chip Select CLOCK n Tabella di funzionamento Normalmente le memorie vengono organizzate in più BANCH attivabili dal comando CS (Chip Select) CS R/W Funzionamento X Nessuno (memoria) Scrittura (sulla locazione selezionata) Lettura (dalla locazione selezionata) Esempio di SRAM ADDRESS (ADRS) 6 DATA imput ( Byte) WORD = kword = kb 6 Read/Write (R/W) Chip Select (CS) CLOCK (CK) ndirizzi di memoria 6 Contenuto delle WORD Binario Decimale BYTE 3 6 DATA output ( Byte)

7 Evoluzione delle Memorie SRAM (nascita nel 969) 969 : ntel 56 x SRAM 3 Evoluzione delle Memorie SRAM ntel (gli ultimi anni) 4

8 Simbologia () Nel caso di porte logiche (AND, OR, ) aventi molti ingressi, nell'ambito di memorie e dispositivi programmabili si preferisce la rappresentazione riportata in basso All'ingresso arriva una sola linea e la presenza di un pallino nero, o una X, indica che la linea incrociata è uno degli ingressi alla porta La rappresentazione è valida per qualsiasi tipo di porta che ammette un numero sostanzioso di ingressi 5 Simbologia () SEGNALE VERO E NEGATO OUT OUT N N OUT OUT N OUT OUT 3-STATE BUFFER N OUT EN N X OUT Hi-Z EN EN = EN = alta impedenza comportamento da buffer 6

9 Cella elementare di memoria RAM Statica ngresso di abilitazione Select Bit da leggere Bit da immagazzinare (scrivere) S B C Latch SR R B C Cella SRAM Oss: La presenza di B e B assicura l'assenza dell'ingresso SR = (non voluto) 7 BT SLCE di SRAM Una bit slice (colonna) è composta da una serie di celle SRAM incolonnate e corredate di tutti i collegamenti ed i circuiti logici necessari per l'operazione di lettura e scrittura (Read/Write) select word select () S Latch SR R select Le righe rappresentano word select le WORD mentre le (n -) colonne l'i-esimo bit di ciascuna WORD Nel normale funzionamento solo una riga viene selezionata sia per la lettura che per la scrittura mentre le bit slices vengono ngresso selezionate tutte insieme DAT S Latch SR R S di scrittura R/W di lettura EN R bit select Uscita DAT 8

10 SRAM: 6 words bit slice Decoder 4-6 A A A A A A A3 3 A3 Data N 6x RAM Data OUT R/W Word select CS Data OUT ( bit) Data N ( bit) di scrittura R/W Memoria composta da 6 words, ciascuna di un solo bit di lettura bit select CS 9 SRAM 6 x 4 Decoder 4-6 A A A A Word select A A A A3 6x4 RAM Data N R/W di scrittura di lettura di scrittura Data N { di lettura di scrittura di lettura CS 4 4 di scrittura di lettura Data OUT } R/W CS bit select

11 Temporizzazioni per R / W Esempio di temporizzazione per le operazioni di R/W di una SRAM avente come tempi di accesso/scrittura i valori: taccesso = 65ns tscrittura fc = 75ns = 5 MHz Ciclo di scrittura ) ) 3) 4) 75 ns nvio dell'indirizzo Attivazione del chip nvio dati da memorizzare Abilitazione alla scrittura Ciclo di lettura ) Abilitazione alla lettura ) nvio dell'indirizzo 3) Attivazione del chip SRAM 3 x 6 x Decoder 4-6 A A A A3 3 A Word select di scrittura Data N 6 x di lettura di scrittura di lettura di scrittura di lettura di scrittura di lettura Data OUT } R/W A4 bit select

12 SRAM a blocchi 56k x 8 ndirizzi Linee Linee Decoder -4 ME (Memory Enable) 6 Data N 8 RAM 64k x 8 DATA OUT ADRS CS R/W Blocco A R/W RAM 64k x 8 DATA OUT ADRS CS R/W B Memoria composta da 56k di words ciascuna composta da un Byte ndirizzo A B C D RAM 64k x 8 DATA OUT ADRS CS R/W C La memoria è realizzata sfruttando 4 banchi da 64k x 8 l banco attivo è selezionato attraverso gli indirizzi 6 e 7 RAM 64k x 8 DATA OUT ADRS CS R/W D 8 Data OUT 3 DRAM (Dynamic RAM) DRAM (Dynamic RAM) Ciascun bit viene immagazzinato tramite un transistore su un condensatore La scrittura di un consiste nell'immagazzinare una certa quantità di carica sull'elemento capacitivo C, mentre la sua assenza significa uno logico Alta densità di celle elementari (nel 7 si hanno densità di circa bit/μm per la SRAM e 56bit/μm per la DRAM) grande capacità e basso costo/bit Bit slice estremamente semplice Necessità del refresh ( ~ 5ms) Complesso circuito di controllo e temporizzazione Row Select NMOS C Culumn Select Modello di una cella DRAM ( bit) 4

13 DRAM scrittura di un bit 5 DRAM scrittura di un bit 6

14 Schema a blocchi semplificato di una memoria Mega x bit 7 DRAM Texas nstruments TMS464 Schema a blocchi di una DRAM 64k x bit RAS = Row Address Strobe CAS = Column Address Strobe RAS R/W RAS R-7 R-7 C-7 Temporizzazione e controllo CAS 6 = locazioni di memoria da bit organizzate in 56 righe x 56 colonne Le 56 righe sono suddivise in blocchi simmetrici di 8 righe C-7 Latch indirizzo di riga R (EN) ½ Decoder di riga (7-8) Controllo buffer (amplif) di lettura e refresh CAS Latch indirizzo di colonna 7+ (EN) ½ Decoder di riga (7-8) ½ Matrice di memoria 8 x 56 celle ½ Decoder di colonna (6-64) Seleziona 4 di 56 colonne 6 Buffer di N-OUT Seleziona di 4 linee 56 Buffer (amplificatori) di lettura e refresh ½ Decoder di colonna (6-64) Seleziona 4 di 56 colonne 6 D (N) D (OUT) ½ Matrice di memoria 8 x 56 celle 8 C-7 8

15 DRAM Timing Riportiamo alcuni termini comuni quando si parla di memory timing senza però scendere nei dettagli: RAS - Row Address Strobe or Row Address Select CAS - Column Address Strobe or Column Address Select tras (Active to precharge delay) è il tempo di ritardo tra l'individuazione/attivazione del banco di memoria e l'attivazione del segnale RAS per individuare la riga richiesta Una volta attivata la riga si possono effettuare più accessi successivi senza attendere ogni volta un tempo t RAS (influenza poco la velocità media di risposta della memoria) trp (RAS Precharge) è il tempo richiesto per passare da una riga alla successiva (ad es relative a banchi di memoria differenti) trcd ( RAS to CAS Delay) è il tempo richiesto per passare da RAS a CAS tcl (CAS Latency) è il tempo che passa tra l'attivazione del segnale CAS e la presenza di dati validi in uscita nfluenza le prestazioni della memoria in termini di velocità di risposta (tipicamente 5 3 t CLK) tclk (Clock) la durata di un ciclo di clock ndicazioni tipiche relative ad una DDR-SDRAM 9 Moduli molto comuni per Memorie DRAM Acronimi utilizzati per i moduli contenenti memorie: DP = Dual n-line Package SPP = Single n-line Pin Package SMM = Single n-line Memory Module DMM = Dual n-line Memory Module SO-DMM = Small Outline DMM RMM = Rambus DMM (non compatibili fra loro) Esempi di moduli e relative DRAM montate DP 6-pin (chip FP DRAM - FPM DRAM) SPP ( '' '' ) SMM 3-pin ( '' '' ) SMM 7-pin (chiamata anche "PS/ SMM", contiene EDO DRAM) DMM 68-pin (SDRAM) DMM 84-pin (DDR SDRAM) DMM 4-pin (DDR SDRAM/DDR3 SDRAM) DP SPP SMM 3 pin SMM 7 pin DMM (68-pin) DDR DMM (84-pin) 3

16 Esempi di moduli di memorie DDR SDRAM DDR SDRAM NOTEBOOK --> DDR SDRAM DDR SDRAM DDR SDRAM DDR3 SDRAM --> 3 Alcune prestazioni delle DDR SDRAM DDR SDRAM (DMM 84 pin) Module name PC-6 (DDR- SDRAM) PC- (DDR-66 SDRAM) PC-4 (DDR-3 SDRAM) PC-7 (DDR-333 SDRAM) PC-3 (DDR-366 SDRAM) PC-3 (DDR-4 SDRAM) Memory Ck /O Ck (MHz) T (ns) Data rate (M trasferimenti/s) Peak Throughput (MB/s) VDD (V) ,5,5,5,5,5,5 Esempio 3

17 Alcune prestazioni delle DDR e DDR3 SDRAM DDR SDRAM (DMM 4 pin) Module name PC-3 (DDR-4 SDRAM) PC-4 (DDR-533 SDRAM) PC-53 (DDR-667 SDRAM) PC-64 (DDR-8 SDRAM) PC-74 (DDR-933 SDRAM) PC-85 (DDR-66 SDRAM) Memory Ck / /O Ck (MHz) T (ns) Data rate (M trasferimenti/s) Peak Throughput (MB/s) / 33/66 66/333 /4 33/466 66/ / / / /- 75 VDD (V) +/+/+/+/+/+/- DDR3 SDRAM (DMM 4 pin) PC3-64 (DDR3-8 SDRAM) PC3-85 (DDR3-66 SDRAM) PC3-6 (DDR3-333 SDRAM) PC3-8 (DDR3-6 SDRAM) /4 33/533 66/667 / Principali tipi di DRAM (Acronimi) FPM DRAM (Fast Page Mode DRAM) EDO DRAM (Extended Data Out DRAM) Burst EDO DRAM (evoluzione del precedente) SDRAM (Synchronous DRAM (sincr dal clock)) SDR SDRAM (Single Data Rate SDRAM) DDR SDRAM (Double Data Rate SDRAM - compie operazioni per ogni ciclo di clock e quindi raddoppia la velocità) DDR SDRAM DDR3 SDRAM DR-RAM(Direct Rambus DRAM (simile alla SDRAM, ma ottimizzata per ottenere velocità di clock superiori) XDR DRAM (Extreme Data Rate DRAM evoluzione della precedente) XDR DRAM (recente evoluzione della precedente - 7) VC-DRAM (Virtual Channel DRAM) VRAM (Video DRAM utilizzata nelle schede grafiche, permette più accessi contemporanei) WRAM (Window RAM) (schede grafiche - obsoleto) SGRAM (Synchronous Graphics RAM specializzata per schede grafiche, indirizza facilmente singoli o blocchi di bit) GDDR (Graphic DDR SDRAM introdotta da NVDA GeForce FX) GDDR3 (ottimizza la produzione e dispersione del calore introdotta da AT Technology) GDDR4 (evoluzione del precedente migliora la velocità di trasferimento dati) GDDR5 (in fase di studio e prototipo) 34

18 DDR vs DDR 66 pins TSOP (Thin Small Outline Package) FBGA (Fine-Pitch Ball Grid Array) 35 ASCs (Application Specific Cs) ASCs A mascheratura Programmabili PLD EPLD una volta (OTP) (fuse, anti-fuse) Più volte PLD = Programmable Logic Device PAL = Programmable Array Logic PLA = Programmable Logic Array CPLD=Complex PLD OTP = One Time Programming PROM PAL,GAL PLA CPLD EPROM UV-EPROM EPROM (Flash) GAL FPGA Gate Array ROM (mask) Standard cells ROM EPLD = Eresable PLD EPROM = Eresable Programmable ROM EPROM = Elecrically Erasable PROM GAL = Generic Array Logic FPGA =Field Programmable Gate Array Flash = EPROM riprogrammabili moltissime volte 36

19 ROM ROM (Read Only Memory) Sono dispositivi nei quali sono immagazzinate (embedded) informazioni binarie Durante il normale utilizzo presentano ingressi di indirizzo, ingressi di controllo ed abilitazione ed uscite dati (di tipo buffer three-state) La programmazione può essere fatta: Dal costruttore (mask programming) ROM Dall'utente una sola volta (fuse, antifuse programming) PROM (OTP) Dall'utente più volte Cancellabili con UV (UV- EPROM) Cancellabili elettricamente (EEPROM, FLASH) l contenuto di una ROM può essere descritto attraverso una tabella di verità ADRS k WORDs k (k linee di indirizzo) Enable DATA output n 37 Struttura di una ROM 6 x 4 ADRS A3 A A A P Contatti fatti dal costruttore P P Tecnologia MASK programming P3 P4 P5 P6 Decoder 4-6 P7 P8 Matrice OR P9 P P P P3 P4 P5 O O O O3 Uscite Dati 38

20 Esempio di ROM Es: ROM Texas nstruments linee di indirizzo Data Out ( Byte) WORD depht Chip Enable and Chip Select 39 PLD (Programmable Logic Device) ASCs A mascheratura Programmabili PLD EPLD una volta (OTP) (fuse, anti-fuse) Più volte PROM PAL,GAL PLA CPLD EPROM UV-EPROM EPROM (Flash) GAL FPGA Gate Array ROM (mask) Standard cells ROM PLD PROM PLA PAL GAL CPLD = Programmable Logic Device = Programmable ROM = Programmable Logic Array = Programmable Array Logic = Generic Array Logic = Complex PLD 4

21 Tecnologie per il controllo delle connessioni () FUSE PROGRAMMNG Viene eseguita dall'utente l circuito viene programmato una sola volta (OTP) La programmazione viene fatta attraverso un apparato chiamato programmer il quale, partendo da un circuito con contatti tutti chiusi, utilizza una mappatura ed apre gli opportuni contatti tramite la bruciatura di mini-fusibili interni uesto avviene applicando ai capi del fusibile una tensione piuttosto elevata (~ V) Fusibile intatto contatto chiuso Fusibile bruciato contatto aperto 4 Tecnologie per il controllo delle connessioni () ANT-FUSE PROGRAMMNG Viene eseguita dall'utente l circuito viene programmato una sola volta (OTP) La programmazione viene fatta attraverso un apparato chiamato programmer nizialmente nessun contatto è pre-formato dal costruttore e tra i due metalli, in prossimità del punto di contatto,è posta una piccola zona di materiale dielettrico (ad es nitrato di silicio Si N4) Applicando tra i due metalli una tensione più elevata del 3 normale, la zona di dielettrico si fonde cambiando proprietà e diventando conduttore Dielettrico intatto contatto aperto Dielettrico fuso contatto chiuso 4

22 Tecnologie per il controllo delle connessioni (3) MASK PROGRAMMNG (programmazione a mascheratura) Viene eseguita direttamente dal costruttore Attraverso delle opportune maschere vengono realizzate le connessioni metalliche punto-punto sia su un layer (strato), che tra più layers (processi di tipo fotolitografico) l circuito finito è già programmato (e non può essere modificato) E' un processo costoso Attuabile solo in produzione, non per i prototipi l circuito ottenuto è molto robusto riguardo al rumore, sovratensioni e cariche elettrostatiche 43 Struttura di una PROM 6 x 8 (da programmare) ADRS A3 A A A Tecnologia FUSE P Contatti fatti dal costruttore P P P3 P4 P5 Matrice OR programmabile Contatti da programmare P6 P7 Decoder 4-6 P8 P9 P P P P3 P4 P5 Matrice AND O7 O6 O5 O4 O3 O O O Uscite Dati 44

23 Struttura di una PAL ADRS A3 A A (Programmable Array Logic) A Tecnologia FUSE P Consentono di realizzare circuiti combinatori a livelli del tipo Somme di Prodotti Basso costo P P P3 P4 P5 P6 Matrice OR P7 P8 P9 P P P Esempio di predisposizione della matrice OR fatta dal costruttore P3 O = P + P + P + P3 P4 O = P4 + P5 + P6 + P7 P5 O = P8 + P9 + P + P O3 = P + P3 + P4 + P5 Matrice AND programmabile O O O O3 Uscite Dati 45 PAL (esempio) A B C D P Le funzioni da implementare con il circuito PAL visto in precedenza sono: P P X= A + BC + ABC+ A C Y = AB C+ A B C P3 Z = AB C + A B C + A C+ A B C =Y + A C + A B C P5 P4 P6 P7 P8 P9 P NB: n questo esempio vengono utilizzate solo 3 uscite delle 4 a disposizione Con l'accortezza di esprimere opportunamente la funzione Z, questa diventa somma di soli 3 termini (altrimenti si avrebbero più di 4 termini) P P P3 P4 P5 X Y Z O3 46

24 Tassonomia per circuiti PAL Generalmente per la identificazione di un circuito PAL si usa il seguente sistema: PAL N CL N S N : numero degli ingressi alla matrice AND programmabile CL : codice di una o più lettere che caratterizza elettricamente l'uscita H = operazione di preset automatica all'accensione L = operazione di clear automatica all'accensione P = preset/clear programmabile C = uscite complementari R = (Registered) presenza di registri (flip-flop) in uscita N : numero delle uscite S : suffisso che può contenere informazioni sulla velocità, potenza dissipata, e sul tipo di package (involucro) Es: TBPAL 6L8-5CN = Texas ntr Bipolare - PAL - 6 ingressi (di cui esclusivi e 6 programmabili come uscite) clear 8 uscite (di cui esclusive e 6 progr come ingressi) tempo di propagaz 5 ns Costo ca,5 47 PAL 6L VCC 9 O 8 /O 3 7 /O 5 5 /O 4 /O 3 /O O GND /O 4 6 PAL6L8 (top view) VCC O /O /O /O /O /O /O O GND 48

25 PAL 6R4 CLK VCC 9 /O 8 /O CLK 3 D 7 4 D 6 5 D /O /O OE VCC /O /O /O /O GND D GND PAL6R4 (top view) OE 49 PLA (Programmable Logic Array) ADRS A3 A A A Tecnologia FUSE P Sia la matrice AND che quella OR sono program maggiore flessibilità rispetto alle PAL Consentono di realizzare circuiti combinatori a livelli del tipo Somme di Prodotti P P P3 P4 Matrice OR programmabile P5 P6 P7 P8 P9 P P P P3 P4 P5 Matrice AND programmabile O O O O3 Uscite Dati 5

26 PLA () Per i circuiti PLA i nomi assegnati non rispecchiano la loro struttura funzionale uesta va individuata all'interno dei data-sheets ove viene indicata la dimensione della matrice nel seguente modo: xpxo : numero massimo degli ingressi alla matrice AND programmabile P : numero massimo dei prodotti disponibili ( numero di AND disponibili) O : numero massimo delle uscite disponibili ( numero di OR disponibili) Es: FPLA PLS53 = Field PLA (della Signetics) Sul data-sheet si possono ricavare le dimensioni 8x4x, ovvero 8 ingressi (di cui 8 esclusivi e programmabili anche come uscite), 4 termini di prodotto (3 per la matrice OR e per il controllo dei buffer three-state), uscite (programmabili anche come ingressi) 5 Complex PLD (CPLD) Anziché costruire PLD più grandi si è preferito mettere insieme su un unico chip diversi blocchi logici, ognuno simile ad una piccola PLD blocchi logici comunicano tra loro utilizzando segnali indirizzati tramite una rete di interconnessioni programmabile Logic block Logic block Logic block Logic block Logic block Logic block Logic block Logic block /O control block Logic block Programmable interconnect array /O control block Matrice di prodotti Distributori dei termini di prodotto Macrocelle (con porte logiche e flip-flop) macrocelle /O cells 5

27 EPLD (Eresable Programmable Logic Device) Sono dispositivi cancellabili e ri-programmabili, per questo, hanno avuto maggior successo dei predecessori circuiti di tipo PLD (OTP) Funzionalmente ricalcano quanto visto per i PLD (OTP) con il vantaggio che le matrici di AND e/o OR possono essere ri-programmate dall'utente (molto usata la tecnologia Electrically Eresable) Una evoluzione delle PAL ha portato alle GAL Generic Array of Logic ueste sono essenzialmente delle PAL aventi registri riprogrammabili inseriti in macrocelle Oltre i circuiti ora visti ce ne sono altri molto complessi, realizzati con tecnologie di avanguardia e con architetture innovative, detti FPGA (Field Programmable Gate Array) Per la programmazione degli EPLD sono indispensabili dei tool software che, a partire dalle funzioni da implementare, sono in grado di pilotare la fase di realizzazione delle connessioni volute 53 Esempi di UV-EPROM ed EEPROM 54