Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic. Design Methodologies. December 10, 2002

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Alessandra Brescia
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1 Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic Design Methodologies December 10, 2002

2 Digital Circuit Implementation Approaches Custom Semicustom Cell-based Array-based Standard Cells Compiled Cells Macro Cells Pre-diffused (Gate Arrays) Pre-wired (FPGA's)

3 Progettazione dedicata a tutti i livelli del sistema, dalla topologia del circuito fino al livello fisico. Elevati costi di progetto Elevati tempi (Time to market) La progettazione custom si realizza ormai solo per la progettazione di celle di libreria

Elevati costi di progetto Elevati tempi (Time to market) La

4 Intel 4004 Courtesy Intel

5 L idea di base è il riutilizzo di celle di libreria precedentemente progettate e ottimizzate Il costo della fase di progetto delle librerie viene ammortizzato grazie al riutilizzo Permette di sfruttare flussi automatici di progetto Gli approcci a celle si dividono in diverse classi a seconda della granularità delle celle

grazie al riutilizzo Permette di sfruttare flussi automatici di progetto Gli

6 Le librerie di celle standard mettono a disposizione una vasta gamma di porte logiche (AND, NAND, OR, NOR, XOR, XNOR, flip-flop) Moduli più complessi: MUX, Full Adder, Coder, ecc. Il layout del circuito viene generato automaticamente da una descrizione del circuito a più alto livello.

7 Feedthrough cell Logic cell Rows of cells Functional module (RAM, multiplier, ) Routing channel Routing channel requirements are reduced by presence of more interconnect layers

8 Le celle vanno riprogettate quando si migra verso una nuova tecnologia Spesso il layout e la caratterizzazione di una data libreria andrebbero modificati quando si effettuano ottimizzazioni nel processo all interno della stessa tecnologia Esigenza di approcci automatici per la generazione automatica del layout a partire dalla rete di transistor

effettuano ottimizzazioni nel processo all interno della stessa tecnologia Esigenza di

9 Sono celle più complesse Moltiplicatori Memorie Microprocessori Sono ottimizzate

10 ! Intel 4004 ( 71)( Intel 8080 Intel 8085 Intel 8286 Intel 8486 Courtesy Intel

11 "#$ [Brodersen92]

12 %&'( Cell-structure hidden under interconnect layers

13 )' Design Capture Behavioral Design Iteration Pre-Layout Simulation Post-Layout Simulation HDL HDL Logic Logic Synthesis Floorplanning Placement Structural Physical Circuit Circuit Extraction Routing Tape-out

HDL Logic Logic Synthesis Floorplanning Placement

14 Le progettazioni Custom e Semi Custom (cell based) richiedono un processo di fabbricazione dedicato completo. Un intero ciclo di processo dedicato è molto costoso a causa dell elevato costo delle maschere litografiche Esistono degli approcci diversi che non richiedono un ciclo completo del processo o che evitano del tutto un processo dedicato

Un intero ciclo di processo dedicato è molto costoso a causa dell elevato costo delle

15 * Array-based Pre-diffused (Gate Arrays) Pre-wired (FPGA's)

16 Gate array o sea-of-gates Lotti di wafer che contengono matrici di celle primitive o di transistor vengono fabbricati Tutti i passi di fabbricazione necessari per realizzare i transistor sono standardizzati e indipendenti dall applicazione finale Le interconnessioni stabilite dal progettista finale determinano la funzionalità del chip, essa viene ottenuta con la deposizione dei metalli

transistor sono standardizzati e indipendenti dall applicazione finale Le interconnessioni

17 (+",, polysilicon V D D rows of uncommitted cells GND metal possible contact Uncommited Cell In1 In2 In3 In4 routing channel Committed Cell (4-input NOR) Out

18 Chip che hanno subito l intero processo di fabbricazione e non richiedono passi di processo dedicati alla particolare applicazione Programmabili in campo, senza ripassare dalla fonderia Fabbricazione e Implementazione sono due fasi completamente separate

applicazione Programmabili in campo, senza ripassare dalla

19 + x 0 x 1 Product terms AND plane x 2 OR plane f 0 f 1 x 0 x 1 x 2

20 I 5 I 4 I 3 I 2 I 1 I 0 Programmable OR array Programmable AND array Indicates programmable connection O O O O Indicates fixed connection

21 # PLA combinatori PLA sequenziali (aggiunta di flip-flop) Aggiunta di linee di retroazione (feedback) dall uscita verso l array di porte AND di ingresso

22 + + I 5 I 4 I 3 I 2 I 1 I 0 Fixed OR array Programmable AND array O 3 O 2 O 1 O 0

23 $ programmable AND array (2 i 3 jk) k macrocells 1 product terms j -wide OR array j D Q OUT j CLK macrocell A B C i i inputs i inputs, j minterms/macrocell, k macrocells From Smith97

25 !- I 3 I 2 I 1 I 0 Programmable OR array Fixed AND array O 3 O 2 O 1 O 0

26 $ $ Concetto di macrocella Interconnessione programmabile di macrocelle programmabili

27 '+ Classification of prewired arrays (or fieldprogrammable devices): Based on Programming Technique Fuse-based (program-once) Non-volatile EPROM based RAM based Programmable Logic Style Mux Look-up Table Programmable Interconnect Style Channel-routing Mesh networks

28 )*)( antifuse polysilicon ONO dielectric n + antifuse diffusion 2 l Open by default, closed by applying current pulse From Smith97

29 ,, Antifuse Ridotta area occupata dai fusibili Non ammette modifiche Tolleranza all esposizione a radiazioni ionizzanti (applicazioni spaziali e militari)

30 ,, Memoria non volatile (EEPROM) La configurazione permane anche in assenza di alimentazione Riprogrammabilità Tensioni elevate per la programmazione e per la cancellazione Speciali processi di fabbricazione per introdurre questo tipo di memorie dentro il chip

31 ,, Memoria volatile (SRAM) La configurazione si perde in assenza di alimentazione Riprogrammabilità Incidenza del tempo di configurazione Con i processi CMOS standard si possono facilmente includere le SRAM nel chip Riconfigurazione parziale dinamica Facile aggiornamento della configurazione

32 . $ / Configuration A B S F= A 0 B 1 S F X 1 X 0 Y 1 Y 0 Y X XY X 0 Y XY Y 0 X XY Y 1 X X + Y 1 0 X X 1 0 Y Y

33 M e m o r y /* In Out Out ln1 ln2

34 0* C 1...C 4 4 xx xxxx xxxx xxxx D 4 D 3 D 2 Logic function of xxx xx xx xx xx Bits control x xx x xxxx xx D 1 F 4 F 3 F 2 Logic function of xxx Logic function x of xxx x xx xx xx xx x Bits control xx x xx xx x xxxx x xx F 1 x xxxxx Xilinx 4000 Series H P x xx xx Multiplexer Controlled by Configuration Program x Courtesy Xilinx

35 +*1 M Interconnect Point Programmed interconnection Input/output pin Cell Horizontal tracks Vertical tracks

36 &'/ Switch Box Connect Box Interconnect Point Courtesy Dehon and Wawrzyniek

37 2 &'/ Use overlayed mesh to support longer connections Reduced fanout and reduced resistance Courtesy Dehon and Wawrzyniek

38 3 From Smith97

39 3 column channel row channel t PIA LAB1 LAB2 LAB PIA t PIA LAB6 Array-based (MAX ) Mesh-based (MAX 9000) Courtesy Altera

40 ! )( Xilinx XC4000ex Courtesy Xilinx

41 )(

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