ELETTRONICA DIGITALE - A.A

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Daniela Bertini
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1 ELETTRONICA DIGITALE - A.A Franco Meddi: franco.meddi@roma1.infn.it Studio Edificio Marconi 3-zo piano (M324) Telefono

2 Elettronica Digitale A.A Laurea Magistrale Lezioni: 1-mo semestre 30 settembre gennaio 2014 Aula 4 (NEF) Lunedi Mercoledì Esami: 27 gennaio febbraio Recupero: 1 26 settembre date da concordare 2

3 PROGRAMMA di ELETTRONICA DIGITALE [1 di 2]: [6 CFU] A.A Reti logiche combinatorie (RLC) a piu uscite: minimizzazione simultanea delle funzioni d uscita quale pretesto per richiami su minimizzazione tramite Mappe di Karnaugh e Software di minimizzazione ESPRESSO (Quine Mc Cluskey); - Timing di Reti Logiche: organizzate a blocchi logici per operazioni di addizione con propagazione e previsione di riporto quale pretesto per architettura PIPELINE e Registrazione di RLC mediante Software LOGIC WORKS; - Codici numerici: per segnalare errori e circuito di codifica di Hamming per correggere l errore singolo; 3

4 PROGRAMMA di ELETTRONICA DIGITALE [2 di 2]: - Tecnologie e limiti: Considerazioni generali e di principio sulla miniaturizzazione, Probe Station e camere pulite per la validazione dei wafer, Boundary Scan (JTAG) per il test e la configurazione di circuiti integrati con elevato livello di integrazione; - Affidabilita : Un esempio di aumento dell affidabilita per un banco di memoria mediante codifica di Hamming; - CPLD ed FPGA: progettazione mediante Software MAX+PLUS II della ditta ALTERA utilizzando sia schematico che linguaggio VHDL. 4

5 ELETTRONICA DIGITALE - Bibliografia [1 di 2]: -F. Meddi, Fotocopie lucidi del corso di Cibernetica Applicata Dip. Fisica Vol.2 - Minimizzazione delle RLC Minimizzazione di un sistema di funzioni booleane [pag dei lucidi, ovvero pag del file PDF]; Vol.3 - Circuiti combinatori fondamentali MSI + ALEE + Min. costo Circuiti aritmetici [pag dei lucidi, ovvero pag del file PDF]; Vol.4 - Codici Numerici Problema della identificazione e della correzione degli errori [pag dei lucidi, ovvero pag del file PDF]; Generatori di bit di parita [pag dei lucidi, ovvero pag del file PDF]; Correttori di parola [pag dei lucidi, ovvero pag del file PDF]; Vol.5 RLS e FSM Generatori di forme d onda [pag g dei lucidi, ovvero pag del file PDF]; Architettura pipeline [pag. 663a 663a dei lucidi, ovvero pag del file PDF]; Vol.6 - Tecnologie + Affidabilita + Memorie + BUS Tecnologia di fabbricazione dei C.I. [pag a dei lucidi, ovvero pag del file PDF]; 5

6 ELETTRONICA DIGITALE - Bibliografia [2 di 2]: - Ronald J. Tocci, "Digital Systems, Principles and Applications", Prentice-Hall Inc. - John F. Wakerly, "Digital Design, Principles & Practices", Prentice-Hall Inc. - P. Horowitz e W. Hill, "The art of electronics", Cambridge University Press. - Capilano Computing, "LogicWorks 4", Addison-Wesley. - Altera, MAX+PLUS II, 6

7 UTILITY Data Sheet 7

8 ELETTRONICA DIGITALE - A.A : S/W ( for student reperibili in rete): ESPRESSO PSPICE LOGIC WORKS BOOLE DEUSTO MAX+PLUS II [ALTERA ] FND 2.1i [XILINX ] 8

9 Problema Reale analogico sensori attuatori Interfaccia di potenza Conversione A/N e N/A Sistema Digitale: Basato su una o piu reti logiche Strategia di progettazione: Sintesi: Problema diretto Analisi: Problema inverso 9

10 Problema diretto: SINTESI Capacita di schematizzare in maniera rigorosa secondo l algebra di BOOLE un problema definito secondo il linguaggio corrente comune e quindi capacita di progettare. Problema inverso: ANALISI Capacita di comprendere, cioe di sapere leggere, uno schematico gia sviluppato. DOCUMENTAZIONE COMMERCIALE: Capacita di orientarsi in un Data Book di una Ditta (componente commerciale). APPROCCIO MODERNO: Metodologia di lavoro assistita da PC (S/W dedicato) per simulare la risposta temporale: attenzione ai limiti della simulazione.. verifica finale: prototipo 10

11 Il comportamento reale di una rete digitale e di tipo analogico! - Tempo finito di propagazione dei segnali logici attraverso porte logiche reali e non solo anche attraverso le interconnessioni (cavi, bus) Alee (Hazard) - Capacita di pilotaggio di uno stadio d uscita di una porta logica collegata con piu ingressi di altre porte logiche. fan-out fan-in Parametri rilevanti per un segnale logico: AMPIEZZA fasce di valori per 1 e 0 Immunita dai disturbi Tr, Tf, Tw, Tdelay risentono di un comportamento analogico 11

12 Livelli logici con la famiglia TTL 4.75V 5.25V 12

13 Livelli logici con la famiglia TTL (2.4) (400mV) (400mV) 13

14 Vout Vin 14

15 15

16 74LS14 Passo tra due pin adiacenti 2.54mm 7 Chip visto dall alto 16

17 74LS14 17

18 Livelli logici con la famiglia CMOS 18

19 TTL CMOS TTL-LS: 15ns x 1.1mA x 5.0V = 82.5pJ 19

20 Condizionamento statico a livello logico di un ingresso non usato di una porta logica 1 logico Perche c e un pull-up? A OR Y 0 logico A AND Y Y = A OR 0 = A Y = A AND 1 = A 20

21 Alcuni simboli base utilizzati in una rete logica: Buffer-invertente Buffer-non-invertente NAND AND n 1 m=1 NOR n 1 m=1 OR XOR 21

22 22

23 F F XY XY X Y F F XY ( X )( Y ) X Y 23

24 24

25 25

26 Diagramma delle temporizzazioni se trascuro qualunque latenz 26

27 Simulatore logico: LOGIC WORKS 27

28 Diagramma delle temporizzazioni considerando la latenza delle porte logiche non si tratta di una funzione logica 28

29 Aumentando la complessita della rete logica e utile una descrizione gerarchica tramite blocchi logici.tipo scatole cinesi 29

30 Diagramma delle temporizzazioni 30

31 Diagramma delle temporizzazioni t OUT dipende da: -- architettura interna del circuito; -- tecnologia dei dispositivi usati; -- tensione di alimentazione; -- temperatura d esercizio. 31

32 Diagramma delle temporizzazioni per i segnali del DATA BUS 32

33 Diagramma delle temporizzazioni per operazioni con indirizzamento in un sistema formato da piu moduli: per esempio nel vecchio standard CAMAC 1 s 33

34 Diagramma a blocchi X > Y X < Y MAX MIN X Y 0 1 X Y

35 X > Y MAX MIN X Y 0 1 X < Y MIN / MAX X Y Z X Y Caso di parole X, Y ad 1 bit X Y (X > Y) max min MIN / MAX Z Y X 0 Y=0 1 X= Y X 0 Y=1 1 X= X Y 0 X=1 1 Y= Y X 0 Y=1 1 X=1 35

36 36

37 Descrizione a blocchi di un sistema basato su P 37

38 Esempio di descrizione a blocchi di un sistema reale basato su P 38

39 Descrizione a blocchi di un sistema per il trasferimento dati SOURCE DESTINATION Parallelo Seriale Parallelo 39

40 non importa in quale lingua ci si esprima.. RLC RLS 40

41 . ci sono anche le interconnessioni sul PCB di cui tenere conto.. 41

42 Circuito Combinatorio con problema di alea La teoria dell algebra di Boole non tiene conto della variabile tempo! F(xyz=111)=YZ+XZ =1+0=1 F(xyz=110)=YZ+XZ =0+1=1 F(xyzt) 42

43 F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY Y Z Y Z Y Z X X X 43

44 F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY X Y Z Z YZ XZ (YZ+XZ ) XY (YZ+XZ )+XY

45 F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY XY Z

46 Circuito Combinatorio curato dal problema di alea I due circuiti F(xyz) = (YZ + XZ ) F(xyz) = (YZ + XZ ) + XY sono equivalenti da un punto di vista logico ma non lo sono da quello reale tenendo conto delle latenze finite delle porte logiche 46

47 Esempio di simulazione utilizzando LOGIC WORK : [1/2] Latenza ingresso-uscita della singola porta logica ZOOM 47

48 Esempio di simulazione utilizzando LOGIC WORK : [2/2] ZOOM NOT = latenza porta NOT AND = latenza porta AND 48

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