Interruzioni o eccezioni? 1

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Camilla Simonetti
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tante diverse forme (esterna, software, ecc.) possibili.

1 0 Eccezioni in ARM C.Fantozzi, M.Moro Interruzioni o eccezioni? 1 In ARM si usa il termine eccezione (exception) per indicare una generica interruzione, in una delle tante diverse forme (esterna, software, ecc.) possibili. Nei manuali si parla quindi di interrupts and other exceptions, exception modes, exception vector e così via. Nel seguito useremo anche noi il termine eccezione con questo significato.

2 ARM: gestione efficiente delle eccezioni 2 Il sistema di gestione delle eccezioni dell architettura ARM realizza in hardware le seguenti funzioni. Commutazione del contesto: set multipli per alcuni registri; alcune eccezioni condividono lo stesso set. Identificazione delle eccezioni: eccezioni vettorizzate. Gerarchia di priorità: due linee di interruzione diverse. Modi operativi Modo di funzionamento non privilegiato User (USR): modo utente 3 Modi di funzionamento privilegiato: Gestione interruzioni esterne IRQ (IRQ): gestione interruzioni FIQ (FIQ): gestione veloce interruzioni Gestione interruzioni interne - trap Abort (ABT): gestione memoria Undefined (UDEF): emulazione coprocessori Gestione interruzioni interne system call Supervisor (SVC): modo protetto System (SYS): usa risorse di USR, ma senza limitazioni di accesso

3 Modi operativi e set di registri 4 Registri: richiami R0-R13: registri di uso generale SP: stack pointer (R13) LR: link register (R14) Memorizza l indirizzo di ritorno da subroutine PC: program counter (R15) Punta all istruzione da eseguire 5 CPSR: Current Program Status Register Contiene i bit di stato SPSR: Saved Program Status Register Copia di CPSR prima del cambio di modo

4 xpsr: : bit utili Bit 0 4 (M): modo operativo (7 attualmente previsti) Bit 6 (F): fast IRQ on (=0) o off (=1) Bit 7 (I): interruzioni on (=0) o off (=1) 6 Altri bit: Bit 5 (T): Thumb instruction set off (=0) o on (=1) Bit 8 (A): solo ARMv6 o superiore Bit 9 (E): solo ARMv6 o superiore Bit (GE): solo ARMv6 o superiore Bit (J): solo ARMv5 o superiore Bit 27 (Q): solo ARMv5 o superiore Bit (CNZV): bit di condizione Modo operativo (M):( codifica 7

Tabella dei vettori di eccezione 8 Indirizzo Descrizione Modo 0x00000000 Reset SVC 0x00000004 Undefined Instruction (UDEF) UDEF 0x00000008 Software Interrupt (SWI) SVC 0x0000000C Prefetch Abort

5 Tabella dei vettori di eccezione 8 Indirizzo Descrizione Modo 0x Reset SVC 0x Undefined Instruction (UDEF) UDEF 0x Software Interrupt (SWI) SVC 0x C Prefetch Abort (PABT) ABT 0x Data Abort (DABT) ABT 0x RISERVATO - 0x Interrupt (IRQ) IRQ 0x C Fast Interrupt (FIQ) FIQ Tabella dei vettori di eccezione 9 0x B 0x64 RST 0x LDR PC, [PC, #0x14] UDEF 0x LDR PC, [PC, #0x14] SWI 0x C LDR PC, [PC, #0x14] PABT 0x LDR PC, [PC, #0x14] DABT 0x LDR PC, [PC, #0x14] RES 0x LDR PC, [PC, #0x14] IRQ 0x C LDR PC, [PC, #0x14] FIQ PC+8 + 0x14 = PC + 1C 0x18 + 0x1C = 0x34 Indirizzo della Routine di Servizio IRQ

6 Priorità tra le eccezioni (ARMv4/v5) 10 Eccezione Reset Data Abort FIQ IRQ Prefetch Abort Undefined instruction, SWI Priorità 1 (maggiore) (minore) Eccezione: elaborazione 11 R14_<exception_mode> = PC Salva PC in un LR che dipende dal nuovo modo e quindi dall eccezione SPSR_<exception_mode> = CPSR Salva CPSR in un SPSR che dipende anch esso dal nuovo modo CPSR[4:0]= <identificativo eccezione> Imposta il nuovo modo di processore if <exception_mode> == (Reset or FIQ) then CPSR[6] = 1 Se reset o FIQ, disabilita FIQ CPSR[7] = 1 Disabilita IRQ PC = <exception hard vector> Salta all opportuno vettore di eccezione

7 Eccezione: valore salvato per PC 12 Reset Non prevedibile Undefined Instruction, SWI, Prefetch Abort Se PC 0 è l indirizzo dell istruzione che ha sollevato l eccezione, salva PC Data Abort Se PC 0 è l indirizzo dell istruzione che ha sollevato l eccezione, salva PC IRQ, FIQ Se PC 0 è l indirizzo della prossima istruzione del codice interrotto, salva PC Eccezione: ritorno (1 di 2) Occorre ripristinare PC e CPSR Con una istruzione di elaborazione dati con destinazione PC e bit S impostato, ad esempio 13 SUBS PC, R14, R14_<excep_mode>-4 SPSR_<excep_mode> CPSR Con una istruzione di caricamento multiplo (LDM) dove nella lista dei registri è presente PC, cosa che provoca anche il ripristino di CPSR Se nella ISR si usa lo stack, è quello puntato da SP_<excep_mode>

8 Eccezione: ritorno (2 di 2) Reset Segnale di reset Non previsto un ritorno Undefined Instruction Codifica illegale MOVS PC, R14 Software Interrupt Istruzione SWI MOVS PC, R14 IRQ Interrupt esterno normale SUBS PC, R14, #4 FIQ Interrupt esterno veloce SUBS PC, R14, #4 Prefetch Abort Memory fault in fase di (pre)fetch di un istruzione SUBS PC, R14, #4 Data Abort Memory fault in fase di esecuzione di un istruzione SUBS PC, R14, #4 (istruz. non rieseguita) o #8 (istruz. rieseguita) 14 Samsung S3C40A Interrupt Controller 15 Il processore S3C40A possiede un Interrupt controller (IC) interno in grado di gestire richieste di interruzioni provenienti da una o più di 60 sorgenti interne (DMA, linea seriale, bus IIC, ecc.). Alcune sorgenti sono or-ed prima di arrivare allo IC. Vi possono anche essere alcune sorgenti esterne collegate ad appositi pin. Quando sono pendenti più richieste di sorgenti interne e/o esterne, lo IC genera una richiesta IRQ o FIQ; la IRQ viene generata dopo una opportuna fase di arbitraggio.

9 Sorgenti di interruzione sorgenti di interruzione Sorgenti di interruzione (2) 17 Sub-sorgenti sovrapposte

10 Registri dello IC 18 Lo IC ha 5 registri di controllo più un registro di offset Source pending register (SRCPND) (32 bit) Un bit risulta posto a 1 se è pendente l associata richiesta di interruzione. La sua routine di servizio deve azzerare quel bit per rimuovere la causa di interruzione. Interrupt mode register (INTMOD) (32 bit) Un solo bit viene posto a 1 per indicare che la relativa richiesta di interruzione va gestita come FIQ. Le altre sono gestite in modo IRQ. Registri dello IC (2) Interrupt mask register (INTMSK) (32 bit) Un bit posto a 1 maschererà la relativa eventuale richiesta di interruzione che, se pendente, rimarrà tale senza produrre l attivazione della corrispondente routine di servizio (modo IRQ). Priority register (PRIORITY) (21 bit) Definisce la logica di priorità applicata dall arbitraggio IRQ eseguito dallo IC (vedi tabella successiva) 19

11 Registri dello IC (3) 20 Interrupt pending register (INTPND) (32 bit) Al più un bit può essere a 1: esso è il risultato dell arbitraggio nel caso di interruzioni pendenti non mascherate che generano IRQ. Quel bit esprime l interruzione tra quelle pendenti che deve essere servita con priorità. Il registro è nullo se non vi sono interruzioni pendenti o queste ultime sono tutte mascherate. La RSI specifica dovrebbe poi azzerare questo bit dopo aver azzerato il gemello in SRCPND. Registri dello IC (4) 21 Interrupt offset register (INTOFFSET) I suoi 5 bit meno significativi rappresentano l offset (indice) del bit eventualmente impostato in INTPND. Il registro può essere valutato nella ISR-preambolo (modo IRQ) per stabilire velocemente l interruzione da servire e quindi il salto alla RSI specifica.

12 Gestione della priorità IRQ 22 INTMSK PRIORITY INTMOD In rosso sono evidenziati i 5 registri di controllo Gestione della priorità IRQ (2) 23

13 Gestione della priorità IRQ (3) Le impostazioni fissano l ordine di priorità applicato da ciascun arbitro e se l ordine debba ruotare automaticamente dopo un servizio Chiamata a sistema (SWI) SWI{<cond>} <_bit_immediate> Il valore immediato è collocato nella parola operativa dell istruzione, da cui il sistema operativo lo leggerà. 25 SWI_RSI: STMFD SP!, salva alcuni registri LDR R12, [R14, carica la codifica di SWI BIC R12, R12, estrae campo immediato CMP R12, controllo range LDRLE PC, [PC, R12, LSL salta attraverso la tabella B SVC_SCONOSCIUTO.WORD SVC0.WORD SVC1....WORD SVC<MAXSVC-1>

14 Fine Eccezioni in ARM

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