TEMPO DI CONVERSIONE, SCELTA DEL CONVERTITORE A/D E NECESSITA' DI UN CIRCUITO S/H (Sample & Hold)

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1 1 EMPO DI CONVERSIONE, SCELA DEL CONVERIORE A/D E NECESSIA' DI UN CIRCUIO S/H (Smple & Hold) L conversione A/D idele di un tensione nlogic v (t) consiste nel prelievo di cmpioni di tle tensione nlogic in ben precisi istnti t i (istnti seprti fr loro d uguli intervlli di tempo S, indicti come periodi di cmpionmento) e nell'ttribuzione di un codice binrio tli cmpioni. In quest conversione idele, i cmpioni v(t 0 ), v(t 1 ), v(t 2 )...v(t n ) sono vlori di tensione reltivi singoli istnti, sono puntiformi e hnno un durt temporle null. Dire che i cmpioni hnno durt temporle null equivle dire che il processo di digitlizzzione è nch'esso istntneo. Equivle dire cioè che, nel momento stesso in cui il convertitore prelev un cmpione, esso è già in grdo di fornire, in uscit, il codice di questo cmpione. Nel cmpionmento rele invece le cose vnno in mnier divers perché l'operzione di digitlizzzione non è istntne, nel senso che il convertitore impieg un tempo non nullo per fornire il codice di un cmpione: deve cioè pssre un certo tempo dl momento in cui il convertitore prelev un cmpione e il momento in cui, sulle linee di uscit, è pronto il codice reltivo l cmpione. uesto intervllo temporle è detto tempo di conversione ( ) e può vere, secondo il tipo di convertitore, un durt che v (per i convertitori più diffusi) d qulche NANOsecondo lle centini di MILLIsecondi. Nel cmpionmento rele nsce quindi il problem che il convertitore riceve un cmpione nell'istnte t i, m non è in grdo di fornire il codice del cmpione in t i stesso, m solo dopo un tempo di conversione, che può essere per esempio di 30 millisecondi. Premesso che il tempo di conversione deve essere sempre minore del periodo di cmpionmento S (cioè dell'intervllo di tempo che intercorre tr i prelievi di due successivi cmpioni), se durnte questo tempo di conversione di 30 millisecondi il vlore dell tensione di ingresso rimnesse costnte, non ci srebbe problem, perché il convertitore fornirebbe come uscit il codice di un tensione ugule quell dell'istnte t i. Però l tensione di ingresso, in generle, non rimne costnte, m vri dopo l'istnte teorico t i di conversione e continu frlo nel corso di tutto l'intervllo di tempo detto tempo di conversione, continundo influenzre il processo di digitlizzzione. Accde quindi che il convertitore presenti in uscit non il codice binrio reltivo l vlore dell tensione nlogic nell'istnte teorico di cmpionmento t i, m il codice reltivo, per esempio, ll'istnte t = t i + 5[ms] o ll'istnte t = t i + 18[ms]. Se estendimo quest osservzione tutti gli istnti di cmpionmento, ci rendimo conto che l'esistenz di un tempo di conversione non nullo f sì che non bbimo più i codici reltivi i cmpioni negli istnti teorici di cmpionmento 1, m i codici reltivi istnti che 2 non sono quelli 1 (codici reltivi istnti regolrmente distnziti d un ugule periodo di cmpionmento s) 2 (per effetto dei tempi di conversione non nulli e non necessrimente uguli tr loro)

2 2 previsti dl processo teorico di digitlizzzione e non sono nenche equidistnti fr loro, il che determin un deformzione del processo di conversione. Per esempio può ccdere che un processo di conversione con periodo di cmpionmento c=100ms, il qule dovrebbe fornire i codici binri reltivi gli istnti: t 0, t [ms], t [ms], t [ms],...,t 0 +m*100[ms] fornisc invece i codici reltivi gli istnti: t 0 +30[ms], t [ms], t [ms], t [ms],...,t 0 +(m*100+ K) [ms]. Nel processo rele di digitlizzzione, l presenz di un tempo di conversione non nullo determin uno scostmento fr i codici ideli (cioè i codici reltivi i vlori dell tensione nlogic d convertire v negli istnti teorici i di conversione) e i codici reli, che non sono più i codici reltivi i vlori dell v negli istnti teorici i di conversione, m i codici dell v reltivi istnti successivi gli istnti teorici i (istnti i che diventerebbero solo istnti di inizio-conversione). E' evidente che lo scostmento di vlore dei codici reli di codici ideli è tnto mggiore qunto mggiore è l velocità di vrizione dell tensione v nlogic. Se noi voglimo che l'errore di quntizzzione mssimo del convertitore si pri l psso di quntizzzione, o l bit meno significtivo LSB, o che, in termini equivlenti, l risoluzione del convertitore rimng pri o LSB, dobbimo ipotizzre che l velocità di vrizione dell tensione non si bbstnz lt d consentirle di descrivere, nel tempo di conversione un distnz in Volt pri l psso di quntizzzione 3. Dobbimo cioè ipotizzre che si bbi: (dv /dt) mx < / Se invece l velocità di vrizione dell tensione nlogic è mggiore 4 di /, dobbimo nteporre l convertitore un circuito che pplichi l convertitore un vlore di tensione bloccto sul livello ssunto dll tensione nlogic nell'istnte teorico di cmpionmento, o bloccto l vlore ssunto dopo un brevissimo intervllo susseguente ll'istnte teorico i. Il circuito che ci serve è il circuito di Cmpionmento e Mntenimento (o circuito Smple nd Hold ), che fornisce in uscit (entro un tempo brevissimo, per esempio di 3 µs ) un vlore fisso e stbile dell tensione che viene pplict l suo ingresso nell'istnte i. Il circuito Smple & Hold (circuito S & H ) cioè, se gli si present in ingresso, nell'istnte i, un cert tensione nlogic, è in grdo di fornire in uscit, entro pochi microsecondi 5, un vlore stbile di tle tensione. 3 se il segnle nlogico cresce, nel tempo di conversione, di un quntità mggiore di, esso oltrepss l fsci di quntizzzione in cui si trov il vlore di inizio-conversione e quindi ssume un vlore cui spetterebbe un codice più elevto rispetto quello che verrà effettivmente ssegnto. 4 Abbimo prlto di un quntità mggiore di perché nell quntizzzione col metodo dell'pprossimzione, che è il più usto, l'mpiezz delle fsce di quntizzzione ( eccezione dell prim) è. Se il vlore prelevto ll'inizio dell conversione si trov sul mrgine inferiore dell fsci e se, nel tempo di conversione, l tensione nlogic di ingresso cresce di un quntità pri, ess ssume un vlore corrispondente ll fsci superiore, cioè un vlore l qule corrisponde un codice diverso d quello che verrà ttribuito l cmpione prelevto. In reltà imporre che l vrizione del segnle nlogico, durnte il tempo di conversione, vlg non evit di commettere l'errore di 1 LSB nel cso in cui il vlore prelevto ll'inizio dell conversione si trovi metà dell fsci (o ncor più in lto). In tl cso, per cdere nell'errore e vere un codice errtobsterà un vrizione dell tensione nlogic di ingresso pri /2 (o ncor più piccol). 5 Gli integrti S&H LF198, LF298 ed LF398 hnno tempi di cquisizione dell'ordine dei 6 microsecondi, o comunque compresi, second del vlore di cpcità pplicto, fr i 4 e i 20 microsecondi.

3 3 Dunque, per non commettere errori superiori, e quindi superiori 1 LSB (o in ltri termini per rispettre l risoluzione previst), l mssim velocità di vrizione dell tensione nlogic d convertire deve essere tle che: dv conv (**) Condizione di NON SUPERAMENO DELL'ERRORE DI 1 LSB e di NON NECESSARIEÀ del circuito di Smple nd Hold Se è fissto il tipo di convertitore (e quindi se risultno fissti il tempo di conversione conv e il psso di quntizzzione), l condizione ci inform sull eventule necessità dell' S & H: se l velocità di vrizione del segnle nlogico è minore del rpporto /, llor non c'è bisogno di S & H. Dll condizione di non supermento dell'errore si ricv: dv dv dv

4 4 ossi: dv dt Condizione 6 sul EMPO DI CONVERSIONE ffinché NON veng superto l'errore di 1 LSB e ffinché NON si NECESSARIO il circuito di Smple nd Hold. Se dobbimo decidere che tipo di convertitore usre, l condizione ci dice che ne dobbimo scegliere uno il cui tempo di conversione conv si minore o ugule l rpporto fr l'errore di quntizzzione imposto dl problem e l mssim vrizione del segnle nlogico. Dll precedente relzione si ricv nche: ( ) = dv Mssimo EMPO DI CONVERSIONE che l'adc può impiegre senz che si superto l'errore di 1 LSB e senz che si NECESSARIO il circuito di Smple nd Hold. 6 Se nell condizione comprisse (come in lcuni testi) /2 invece di, il tempo di conversione sicuro d errori mggiori di 1 LSB srebbe più bsso, cioè, per non superre l'errore (e per non ver bisogno di un circuito S & H) ci vorrebbe un convertitore più veloce, e l condizione risulterebbe più restrittiv. Per non commettere errori, l mssim velocità di vrizione dell tensione nlogic d convertire dovrebbe essere tle che: (dv /dt) mx < (/2)/ conv che (essendo =LSB= V FS /2 n si può nche scrivere: (dv /dt) mx < ((V FS /2 n )/2)/ conv

5 5 COME E FAO E COME OPERA IL CIRCUIO S&H ) ensione nlogic di ingresso v (t) d convertire ) ensione di uscit vo(t) del circuito S&H (con ndmento seghettto Fr l ingresso non invertente di A 1 (primo buffer non invertente) e l mss (non indict) è pplicto il segnle nlogico v (t) d convertire segnle impulsivo di controllo Vc, che pre e chiude il collegmento fr l uscit del primo buffer A 1 e l ingresso non invertente del secondo buffer A 2. In line di principio possimo ritenere che un circuito Smple & Hold si formto d tre elementi: 1. un primo buffer non invertente d operzionle, il qule riceve, fr l ingresso non invertente e mss, il segnle nlogico v (t) d convertire 2. un interruttore elettronico 7, pilotto dl segnle di controllo Vc, che pre e chiude il collegmento fr l uscit del primo buffer A 1 e l ingresso non invertente del secondo buffer, ingresso ove è posto (col l ltro terminle mss ) un condenstore C 3. un secondo buffer non invertente d operzionle, il qule riceve, fr l ingresso non invertente e mss, il segnle v di uscit del primo buffer nlogico, segnle costituito d vlori del segnle v (t) d convertire; il secondo buffer quindi h: - come segnle di ingresso l tensione di cric o di scric del condenstore - come segnle d uscit il segnle di uscit v o dell intero dispositivo Osservimo che: il CONDENSAORE si può CARICARE, o scricre, (rggiungendo il vlore del segnle nlogico di ingresso v (t), fornendo tensione l secondo buffer), solo qundo l interruttore elettronico nlogico è CHIUSO, cioè qundo il segnle di controllo Vc è LIVELLO LOGICO ALO il condenstore NON si può cricre (né scricre), mntenendo così il vlore di tensione ssunto in precedenz, qundo l interruttore elettronico nlogico er perto (stccto), cioè qundo il segnle di controllo Vc er 7 Per esempio un interruttore nlogico CMOS o FE o un interruttore digitle, come un port di trsmissione.

6 6 livello logico bsso; in quest situzione inftti C risult completmente isolto 8 l interruttore elettronico è pilotto dl segnle di controllo Vc, che è un sequenz di impulsi stretti di controllo; dl grfico si vede che, nel corso degli stretti intervlli di tempo nei quli gli impulsi di controllo sono lti, l tensione di uscit v o (quell d ndmento seghettto) insegue l tensione di ingresso v (fse di smple, mentre negli intervlli di tempo, più estesi, nei quli l tensione di controllo è bss, l tensione di uscit v o (sempre quell d ndmento seghettto) rimne blocct sul vlore di v ssunto durnte l ultimo impulso lto di controllo (fse di hold). EFFEI DEL SEGNALE DI PILOAGGIO V C s m p l e h o l d s m p l e h o l d Smple cmpionmento l tensione sul condenstore cresce o decresce inseguendo v Hold mntenimento l tensione sul condenstore è blocct 8 D un prte inftti è isolto dll grnde impedenz dell interruttore elettronico perto, dll ltr dll elevt impedenz di ingresso del terminle di ingresso non invertente dell operzionle

7 7 SAMPLE E HOLD E SEGNALE SINUSOIDALE Spesso per individure le condizioni nelle quli è necessrio l uso dei circuiti di Smple nd Hold, si suppone che il segnle v (t) d digitlizzre si sinusoidle, oppure si f riferimento ll componente sinusoidle frequenz più lt presente nello spettro di v (t). Ipotizzimo come segnle di ingresso d convertire: v ( t) = V sen (2π f t) L su velocità di vrizione, cioè l su derivt temporle è: d dt V sen ( 2π f t) = 2π f V cos (2π f t ) L mssim velocità di vrizione dell tensione, e quindi il mssimo vlore dell derivt, si h negli istnti di ttrversmento dell sse orizzontle, cioè negli istnti nei quli v (t)=0, nei quli il coseno vle 1: dv dt = 2π f V cos (2π f t ) = 2π f V = 2π f V 1 t= 0 uindi l condizione (**) (che vevmo scritto, e che or riportimo): dv conv (**) Condizione di NON SUPERAMENO DELL'ERRORE DI 1 LSB e di NON NECESSARIEÀ del circuito di Smple nd Hold divent: 2 π f V conv Condizione di NON SUPERAMENO DELL'ERRORE DI 1 LSB e di NON NECESSARIEÀ del circuito di Smple nd Hold e quindi:

8 8 1 V 2 FS 2π f V n Condizione di NON SUPERAMENO DELL'ERRORE DI 1 LSB e di NON NECESSARIEÀ del circuito di Smple nd Hold

9 9 MASSIMA VARIAZIONE IN VOL NEL EMPO DI CONVERSIONE (SENZA SUPERAMENO DELL'ERRORE DI 1 LSB) L mssim vrizione in Volt V di v (t), che può determinrsi nel corso del tempo di conversione, è dt dl prodotto dell mssim velocità in V/s, con l qule l vrizione si compie, (vlore mssimo dell derivt temporle) per il tempo impiegto (ppunto ) effetture l escursione: V dv = dt Affinché tle vrizione non superi il psso di quntizzzione, deve essere: V oppure: V V FS 2 n oppure ncor: dv dt V FS 2 n MASSIMA FREUENZA CHE PUO AVERE UN SEGNALE SINUSOIDALE PER ESSERE CONVERIO SENZA S &H f 1 n 2 π

10 10 IMMAGINI NON AUOPRODOE: CORESIA PERINI e CALDERINI EDAGRICOLE BIBLIOGRAFIA E SIOGRAFIA Ntionl Semiconductor Fogli tecnici LF 198 Monolithic Smple nd Hold Circuits Cuniberti, De Lucchi, De Stefno Elettronic (3) Petrini Mirndol Corso di Elettronic (Le conversioni elettroniche con lbortorio) Clderini edgricole