Architettura del microprocessore. Introduzione Architettura a bus singolo Architettura a due bus Architettura a tre bus

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1 rchitettura del microprocessore Introduzione rchitettura a bus singolo rchitettura a due bus rchitettura a tre bus

2 Introduzione Un microprocessore è un esecutore di istruzioni assembly Operazioni sui dati Operazioni aritmetiche, trasferimento di dati, operazioni di confronto Operazioni di controllo Salti condizionati e incondizionati, cicli, chiamata di sottoprogramma Operazioni speciali Gestione dei servizi, gestione degli interrupt tale scopo sono necessarie alcune unità fondamentali Unità di controllo Dedicata alla decodifica e gestione delle altre unità e delle interconnessioni Unità aritmetico-logica Registri di uso generale e registri speciali Per la memorizzazione di dati temporanei e di informazioni relative all'esecuzione Sistema di interconnessione Per lo scambio di dati tra le diverse unità Interfaccia verso la memoria Per l'accesso al programma e ai dati di ingresso/uscita

3 Introduzione Una visione a macroblocchi è la seguente ddress Data ontrol System us ddress Data ontrol Data Path General Purpose Registers Special Registers Instruction ontrol Word ontrol Unit rithmetic-logic Unit Status

4 Registri con porte di lettura/scrittura Un normale registro ampiona sempre il dato in ingresso Rende sempre disponibile il dato in uscita Per poter utilizzare un registro in modo più flessibile è necessario Poter controllare quando abilitare la scrittura del dato Fornire in uscita un dato iò è realizzato da una estensione del normale registro mediante i segnali R in : Funge da write enable, abilitando la scrittura nel registro R out : Funge da read enable, portando il dato sul bus Molti registri incidono sul bus, ovvero sono connessi in uscita su di esso iò porta a problemi di natura elettronica di tipo analogico Il valore sul bus dipende dalla "forza" relativa dei segnali, ovvero dal'impedenza di uscita dei driver di tali segnali ffinché un dato sia scritto correttamente sul bus Un solo registro deve potervi accedere in scrittura ioè tutti gli alti registri devono essere posti in alta impedenza

5 Registri con porte di lettura/scrittura Un normale registro parallelo/parallelo deve dunque essere esteso In modo da poter mettere l'uscita in alta impedenza Si utilizza un buffer tri-state In modo da poter mantenere memorizzato il dato corrente Indipendentemente dall'ingresso Din e dal presentarsi di un fronte di clock Ne deriva la seguente architettura 0 D in 1 D R Q D out LK R in R out I segnali hanno la funzione seguente R in bilita la scrittura del dato d'ingresso D in R out Forza il dato in uscita sul bus

6 Registri con porte di lettura/scrittura volte è necessario disporre Di più di un'uscita, controllabile indipendentemente Di più di un ingresso, controllabile indipendentemente E' compito di chi utilizza il registro garantire che Uno solo dei due segnali di controllo d'ingresso sia asserito Uno solo dei due segnali di controllo d'uscita sia asserito D in D ine D R Q D out D out LK R in R ine R out R out

7 Registri con porte di lettura/scrittura Un registro con due sole "porte" di controllo è connesso al bus come segue D in R in R out R D out Si preferisce evidenziare le porte di controllo, in questi due modi R in R in D in D in R R D out D out R out R out

8 Registri con porte di lettura/scrittura Nel caso più generale Due porte di uscita Due porte d'ingresso La connessione è la seguente External us R ine R in D in D ine R D out D out R out R out

9 Microarchitettura Le microarchitetture possono essere ricondotte a tre classi principali: rchitetture a bus singolo rchitetture a due bus rchitetture a tre bus Dato che il bus è l'unico canale di comunicazione per spostare i dati Le architetture a più bus offrono una maggiore flessibilità D'alreo canto, l'unita di controllo è più complessa Nel seguto analizzeremo tali architetture ed il modo in cui realizzano due operazioni particolarmente rappresentative aricamento di un dato dalla memoria in un registro Somma di due registri con salvataggio del dato in un registro Ogni passaggio che realizza una istruzione assembly è detta "microoperazione" onsiste in una specifica configurazione dei segnali di controllo Tali segnali devono essere stabili prima del primo fronte di clock utile Sul fronte di clock il data path è configurato nel modo desiderato e la microoperazione viene svolta

10 MIRORHITETTUR SINGOLO US aricamento da memoria Operazione aritmetica Operazione di salto iclo di fetch Istruzione completa

11 rchitettura a bus singolo MR R0 MDR P 4 RN IR Y LU ONTROL System us System data signals Z -us PU us PU data signal PU control signal

12 aricamento da memoria Si consideri l'istruzione LOD R0, X Il caricamento dalla locazione di memoria X al registro R0 avviene mediante i seguenti passi Il registro MR (Memory ddress Register) ontiene l'indirizzo di memoria da cui leggere Il registro MDR (Memory Data Register) Destinato a contenere il dato letto da memoria Il seganle di Read Inizia il ciclo di lettura da memoria Il segnale WMF (Wait Memory Function ompletion) Segnala il termine del ciclo di memoria Quando è asserito il dato può essere salvato nel registro MDR Ipotizziamo che il ciclo di lettura richieda un'attesa di un ciclo di clock Infine il dato deve essere copiato nel registro destinazione

13 LOD R0, X IR out, MR in, Read, MDR ine, WMF R0 MR=X MDR=(X) P R1 4 R2 LOD R0, X Y LU ONTROL Z

14 LOD R0, X MDR out, R0 in R0=(X) MR=X MDR =(X) P R1 4 R2 LOD R0, X Y LU ONTROL Z

15 Operazione aritmetic Si consideri l'istruzione DD R2, R1, R0 L'operazione di somma di R0 ad R1 con copia del risultato in R2 avviene secondo i seguenti passi opia del primo operando (R0) nel registro temporaneo Y onnessione del registro del secondo operando (R1) al bus Impostazione dell'lu Seleziona il registro Y come ingresso sull'operando Seleziona l'operazione di somma Predisposizione del registro Z per contenere il risultato Trasferimento dal registro Z al registro destinazione (R2)

16 DD R2, R1, R0 R0 out, Y in R0 MR MDR P R1 4 R2 DD R2,R1,R0 Y=(R0) LU ONTROL Z

17 DD R2, R1, R0 R1 out, Select Y, Z in, LU add R0 MR MDR P R1 4 R2 DD R2,R1,R0 Y=(R0) LU ONTROL Z=(R0)+(R1)

18 DD R2, R1, R0 Z out, R2 in R0 MR MDR P R1 4 R2=(Z) DD R2,R1,R0 Y=(R0) LU ONTROL Z=(R0)+(R1)

19 Operazione di salto Si consideri l'istruzione #+32 L'operazione L'operazione di salto in avanti di 8 istruzioni (4 x 8 = 32) avviene secondo i seguenti passi Prelievo del registro P e copia nel registro Y Prelievo dell'offset (#+32) dal registro e scrittura dul bus L'offset immediato occupa alcuni bit specifici dell'istruzione stessa Impostazione dell'lu Seleziona il registro Y come ingresso sull'operando Seleziona l'operazione di somma Predisposizione del registro Z per contenere il risultato Trasferimento dal registro Z al registro destinazione (P)

20 #+32 P out, Y in R0 MR MDR P R1 4 R2 #+32 Y=(P) LU ONTROL Z

21 #+32 Y out, OffsetField IR out, Select Y, LU add, Z in R0 MR MDR P R1 4 R2 #+32 Y=(P) LU ONTROL Z=(P)+32

22 #+32 Z out, P in R0 MR MDR P=(Z) R1 4 R2 #+32 Y=(P) LU ONTROL Z=(P)+32

23 iclo di fetch Finora abbiamo supposto che l'istruzione da eseguire fosse già nel registro IR Il registro IR è direttamente connesso alla control unit In questo modo può essere "decodificata" ioè tradotta in una sequenza di segnali di controllo Nella pratica l'istruzione deve essere caricata dalla memoria in IR Questa operazione prende il nome di "fetch" Per eseguire il fetch di un'istruzione si devono svolgere i seguenti passi aricare l'indirizzo dell'istruzione da eseguire (P) nel registro indirizzi (MR) Leggere l'istruzione da memoria Trasferire l'istruzione dal registro dati (MDR) nel registro istruzioni IR Incrementare il program counter di 4 unità Questa sequenza deve essere ripetuta per ogni istruzione

24 Fetch P out, MR in, MDR ine, Read, Select 4, LU add, Z in, WMF R0 MR=P MDR=(P) P R1 4 R2 IR Y LU ONTROL Z=(P)+4

25 Fetch Z out, P in R0 MR=P MDR=(P) P=(P)+4 R1 4 R2 IR Y LU ONTROL Z=(P)+4

26 Fetch MDR out, IR in R0 MR=P MDR=(P) P=(P)+4 R1 4 R2 IR=(P) Y LU ONTROL Z=(P)+4

27 Fetch Supponiamo che la memoria abbia un solo ciclo di latenza ioè WMF viene asserito un ciclo di clock dopo che inizia la lettura Si tratta di un'ipotesi spesso ottimistica In questo caso l'intera operazione di fetch richiede 1 ciclo Per predisporre l'operazione di lettura Per incrementare il program counter 1 ciclo Per l' attesa del completamento dell'operazione in memoria Per aggiornare il program counter con il valore incrementato 1 ciclo Per trasferire l'istruzione letta nell'instruction register Questa operazione deve essere eseguita per ogni istruzione Ottimizzare la fase di fetch porta quindi ad un notevole beneficio

28 Fetch L'interfaccia verso la memoria è ora così strutturata MR MDR P Read IR Si aggiunge una interfaccia verso la memoria dedicata alla fase di fetch MR MDR P Read Fetch IR

29 Fetch In questo modo si hanno due possibilità di accesso alla memoria Lettura di un dato generico mediante un "ciclo di lettura" o "load" Lettura di un'istruzione mediante un "ciclo di caricamento istruzione" o "fetch" iclo di load Indirizzo: MR Dato: MDR ontrollo: Read, WMF iclo di fetch Indirizzo: P Dato: IR ontrollo: Fetch, WMF In questo caso il ciclo di fetch è composto dalle seguenti microoperazioni P out, P oute, IR in, Fetch, Select 4, LU add, Z in, WMF Z out, P in Si risparmia il ciclo di clock dedicato al trasferimento tra MDR e IR Nel secondo ciclo (durante l'attesa di WMF) il bus è però impegnato

30 Fetch Una ulteriore miglioria consiste Nel rendere il ciclo di clock completamente indipendente dal bus Predisponendo una apposita unità per l'incremento del program counter Ecco uno schema di massima di una tale soluzione MR MDR P + 4 Read Fetch P inc In questo caso l'intero ciclo di fetch corrisponde ad una sola microoperazione P oute, IR in, Pinc, Fetch, WMF Si noti che IR L'operazione richiede comunque due cicli di clock Nel secondo ciclo di clock il bus è però disponibile per eseguire altre operazioni in parallelo

31 MIRORHITETTUR DUE US aricamento da memoria Operazione aritmetica iclo di fetch Istruzione completa

32 rchitettura a due bus Una estensione naturale dell'architettura a un bus consiste Nell'aggiungere un secondo bus iò semplifica le operazioni sulla LU Si noti che, con pochissime eccezioni, i dati vanno sempre Dai registri verso il bus Dal bus verso i registri Vi è una connessione speciale tra il bus ed il bus, abilitata dal segnale to Inoltre Non è più necessario avere il registro temporaneo Z per il risultato di operazioni aritmetiche compiute dalla LU iò elimina una microoperazione per tutte le operazioni aritmetiche Il risultato può essere direttamente scritto nel registro destinazione

33 rchitettura a due bus MR MDR P R0 RN IR Y LU ONTROL System us System data signals PU us PU data signal -us -us PU control signal

34 Esempio di esecuzione: LOD R0, X IR out, to, MR in, Read, MDR ine, WMF MR=X MDR=(X) P R0 R1 R2 LOD R0,X Y LU ONTROL

35 Esempio di esecuzione: LOD R0, X MDR out, to, R0 in MR=X MDR=(X) P R0=(X) R1 R2 LOD R0,X Y LU ONTROL

36 Esempio di esecuzione: DD R2, R1, R0 R0 out, to, Y in MR MDR P R0 R1 R2 DD R2,R1,R0 Y=(R0) LU ONTROL

37 Esempio di esecuzione: DD R2, R1, R0 R1 out, LU add, R2 in MR MDR P R0 R1 R2=(Y)+R1 DD R2,R1,R0 Y=(R0) LU ONTROL

38 Esempio di esecuzione: #+32 OffsetField IR out, to, Y in MR MDR P R0 R1 R2 #+32 Y=32 LU ONTROL

39 Esempio di esecuzione: #+32 P out, LU add, P in MR MDR P R0 R1 R2 #+32 Y=32 LU ONTROL

40 MIRORHITETTUR TRE US aricamento da memoria Operazione aritmetica iclo di fetch Istruzione completa

41 rchitettura a tre bus MR MDR P IR R0 Rn ONTROL -us -us LU System us System data signals PU us -us PU data signal PU control signal

42 Esempio di esecuzione: LOD R0, X IR out, LU select, MR in, Read, MDR ine, WMF MR=X MDR=(X) P LOD R0, X R0 R1 R2 ONTROL LU

43 Esempio di esecuzione: LOD R0, X MDR out, LU select, R0 in MR=X MDR=(X) P LOD R0, X R0=(X) R1 R2 ONTROL LU

44 Esempio di esecuzione: DD R2, R1, R0 R0 out, R1 out, LU add, R2 in MR MDR P DD R2,R1,R0 R0 R1 R2=(R1)+(R0) ONTROL LU

45 Esempio di esecuzione: #+32 P out, OffsetFiled IR out, LU add, P in MR MDR P=(P)+32 #+32 R0 R1 R2 ONTROL LU