Calcolatori Elettronici A a.a. 2008/2009
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- Marcellina Orsini
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1 Calcolatori Elettronici A a.a. 2008/2009 Memoria cache: Esercizi Massimiliano Giacomin 1
2 Esercizio: miss della cache e collocazione dei blocchi nella cache Sia data la seguente sequenza di indirizzi a cui si intende fare accesso, espressi come indirizzi di parola: 1, 4, 8, 5, 33, 66, 32, 56, 9, 11, 4, 43, 88, 6, 32 Sia data una cache con blocchi di 4 parole e una dimensione totale di 32 parole Determiniamo se ciascuno degli accessi è un hit o un miss assumendo che la cache sia inizialmente vuota, nei 3 casi seguenti: 1) cache a corrispondenza diretta 2) cache totalmente associativa, ipotizzando una sostituzione LRU 3) cache set-associativa a 2 vie, ipotizzando una sostituzione LRU Assumendo indirizzi a 16 bit, determiniamo anche il numero di bit riservati all etichetta (tag), al blocco (o insieme) e alla parola 2
3 Calcolo degli indirizzi di blocco Gli indirizzi a cui dobbiamo fare accesso sono espressi come indirizzi di parola Siccome, in ogni caso, dobbiamo caricare nella cache un blocco di 4 parole, trasformiamo gli indirizzi di parola in indirizzi di blocco Usiamo la seguente equazione indirizzo di blocco = indirizzo di parola indirizzo di parola = ampiezza di un blocco 4 E quindi troviamo le seguenti corrispondenze indirizzo di parola 1, 4, 8, 5, 33, 66, 32, 56, 9, 11, 4, 43, 88, 6, 32 indirizzo di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 3
4 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco della cache 0, 1, 2, 1, 0, 0, 0, 6, 2, 2, 1, 2, 6, 1, 0 Cache Un blocco della memoria può andare in un solo blocco della cache Indirizzo blocco di 4 parole Etichetta Blocco Parola blocco di 4 parole Memoria 4
5 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 blocco della cache = (numero blocco memoria) modulo (numero blocchi in cache) Blocco mem[0] mem[0] mem[0] mem[0] mem[8] mem[16] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[14] 7 miss miss miss hit miss miss miss miss 5
6 Caso 1: cache a corrispondenza diretta Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 blocco della cache = (numero blocco memoria) modulo (numero blocchi in cache) Blocco mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[10] mem[10] mem[10] mem[2] mem[14] mem[14] mem[14] mem[14] mem[22] mem[22] mem[22] 7 hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 9 miss e 6 hit 6
7 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Cache 0 1 Un blocco della memoria può andare in qualsiasi blocco della cache Indirizzo blocco di 4 parole Etichetta Parola Memoria 7
8 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] 3 mem[8] mem[8] mem[8] mem[8] 4 mem[16] mem[16] mem[16] 5 mem[14] 6 7 miss miss miss hit miss miss hit miss 8
9 Caso 2: cache completamente associativa Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Blocco mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] mem[0] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] 3 mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 4 mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] 5 mem[14] mem[14] mem[14] mem[14] mem[14] mem[14] mem[14] 6 mem[10] mem[10] mem[10] mem[10] 7 mem[22] mem[22] mem[22] hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 8 miss e 7 hit 9
10 Caso 3: cache set-associativa a due vie Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 Indirizzi di insieme 0, 1, 2, 1, 0, 0, 0, 2, 2, 2, 1, 2, 2, 1, 0 Un blocco della memoria può andare in un blocco qualsiasi all interno dell insieme determinato a partire dal numero del blocco in memoria Insieme 0 Insieme 1 Insieme 2 Insieme 3 Indirizzo Cache Etichetta Insieme Parola Memoria 10
11 Caso 3: cache set-associativa a due vie Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 insieme della cache = (numero blocco memoria) modulo (numero insiemi in cache) Insieme mem[0] mem[0] mem[0] mem[0] mem[0] mem[16] mem[16] mem[16] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem[2] mem[2] mem[2] mem[2] mem[2] mem[2] mem[14] 3 miss miss miss hit miss miss hit miss 11
12 Caso 3: cache set-associativa a due vie Indirizzi di blocco 0, 1, 2, 1, 8, 16, 8, 14, 2, 2, 1, 10, 22, 1, 8 insieme della cache = (numero blocco memoria) modulo (numero insiemi in cache) Insieme mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[16] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] mem[8] 1 mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] mem[1] 2 mem [2] mem[2] mem[2] mem[2] m em[22] mem[22] mem[2] mem[14] mem[14] mem[14] mem[10] mem[10] mem[10] mem[10] 3 hit hit hit miss miss hit hit Risultato totale degli accessi alla cache = 8 miss e 7 hit 12
13 Esercizio 2 Sia data una cache con: - 4K blocchi - ogni blocco ha 4 parole - indirizzi di 32 bit Trovare il numero totale di bit per i tag nel caso di: - cache a corrispondenza diretta - cache set associativa a 4 vie - cache completamente associativa 13
14 Esercizio 2 Sia data una cache con: - 4K blocchi - ogni blocco ha 4 parole - indirizzi di 32 bit Corrispondenza diretta: 4K = 2 12 blocchi TAG 12 bit 4 bit = bit 16 bit * 2 12 = 16*4 kbit = 64 kbit 14
15 Esercizio 2 Sia data una cache con: - 4K blocchi - ogni blocco ha 4 parole - indirizzi di 32 bit Set associativa a 4 vie: 4K = 2 12 blocchi 2 12 /4 = 2 10 insiemi TAG 10 bit 4 bit = bit 18 bit * 2 12 = 18*4 kbit = 72 kbit 15
16 Esercizio 2 Sia data una cache con: - 4K blocchi - ogni blocco ha 4 parole - indirizzi di 32 bit Completamente associativa: 4K = 2 12 blocchi TAG 4 bit 32-4 = bit * 2 12 = 28*4 kbit = 112 kbit 16
17 Esercizio 3 Si consideri una CPU che esegue tutte le istruzioni in 2 cicli di clock. Si assuma il seguente carico di lavoro: - Tipo-R 50 % - lw 20 % - sw 16 % - salti 14 % Si dispone di una cache con le seguenti caratteristiche: - f miss per le istruzioni: 2% - f miss per accesso ai dati: 4% - P miss = 100 cicli di clock Confrontare le prestazioni tra il caso reale ed il caso di cache ideale senza miss 17
18 Caso reale CPI = * *0.04*100 = = 5.44 Caso ideale CPI = 2 Dato che nei due casi T clock non cambia, nel caso ideale il processore sarebbe 5.44/2 = 2.72 volte più veloce 18
19 Esercizio 3 (continua) Si consideri una CPU che esegue tutte le istruzioni in 2 cicli di clock. Si assuma il seguente carico di lavoro: - Tipo-R 50 % - lw 20 % - sw 16 % - salti 14 % Si dispone di una cache con le seguenti caratteristiche: - f miss per le istruzioni: 2% - f miss per accesso ai dati: 4% - P miss = 100 cicli di clock Si supponga raddoppiare la frequenza del processore: quale miglioramento in termini di prestazione si ottiene? 19
20 Nel caso precedente: T es = I * 5.44 * T clock Raddoppiando la frequenza: P miss uguale in termini di tempo raddoppia in termini di cicli CPI = * *0.04*200 = = 8.88 T es = I * 8,88 * T clock 5.44* = 1.23 volte più veloce 20
21 Commento Quanto più il processore è veloce (T clock o CPI bassi) tanto maggiore è l importanza della cache 21
22 Esercizio 4 Si consideri un processore con CPI=1 e frequenza di 5GHz. Si dispone di una cache primaria con f miss = 2% e di una memoria DRAM con un tempo di accesso di 100ns. Determinare quale sarebbe l incremento di prestazioni aggiungendo una cache secondaria con un tempo di accesso di 5ns e f miss = 25% 22
23 Esercizio 4 Si consideri un processore con CPI=1 e frequenza di 5GHz. Si dispone di una cache primaria con f miss = 2% e di una memoria DRAM con un tempo di accesso di 100ns. Determinare quale sarebbe l incremento di prestazioni aggiungendo una cache secondaria con un tempo di accesso di 5ns e f miss = 25% Solo cache L1 T clock = 1/5*10 9 ns = 0.2 ns P miss = 100/0.2 = 500 cicli di clock CPI = *500 = 11 23
24 Esercizio 4 Si consideri un processore con CPI=1 e frequenza di 5GHz. Si dispone di una cache primaria con f miss = 2% e di una memoria DRAM con un tempo di accesso di 100ns. Determinare quale sarebbe l incremento di prestazioni aggiungendo una cache secondaria con un tempo di accesso di 5ns e f miss = 25% Solo cache L1 T clock = 1/5*10 9 ns = 0.2 ns P miss = 100/0.2 = 500 cicli di clock CPI = *500 = 11 Cache L1 + L2 Miss in cache primaria, hit in secondaria: 5/0.2=25 cicli CPI = *(0.75* *525) = 4 24
25 Esercizio 4 Si consideri un processore con CPI=1 e frequenza di 5GHz. Si dispone di una cache primaria con f miss = 2% e di una memoria DRAM con un tempo di accesso di 100ns. Determinare quale sarebbe l incremento di prestazioni aggiungendo una cache secondaria con un tempo di accesso di 5ns e f miss = 25% Solo cache L1 T clock = 1/5*10 9 ns = 0.2 ns P miss = 100/0.2 = 500 cicli di clock CPI = *500 = 11 11/4=2.8 volte più veloce Cache L1 + L2 Miss in cache primaria, hit in secondaria: 5/0.2=25 cicli CPI = *(0.75* *525) = 4 25
26 NB: si noti che nonostante il local miss rate della cache L2 sia del 25%, il global miss rate risultante è 2%*25%= 0.5% 26
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