INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo

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1 INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo Prof. Carlo Rossi DEIS - Università di Bologna Tel:

2 Classificazione Processori General Purpose CISC RISC Paralleli Microcontrollori Digital Signal Processor Paralleli DSP-microcontrollori

3 I microcontrollori Un microcontrollore è un processore caratterizzato da un core di un microprocessore più periferiche integrate sul chip che lo rendono adatto ad applicazioni di controllo interfaccie seriali convertitori A/D contatori sottosistema per la gestione HW degli eventi input capture e output compare timer di watchdog uscite PWM unità floating point... Sono caratterizzati da un cambio di contesto molto veloce e dalla capacità di eseguire istruzioni logiche in maniera ottimizzata if - then - else

4 I Digital Signal Processor (DSP) Processori con architettura HW ottimizzata per il trattamento dei segnali unità di moltiplicazione e accumulazione (MAC) bus interni multipli per i dati separazione tra bus di dati e di programma: architettura Harvard utilizzo di pipeline modalità di indirizzamento specifiche fixed o floating point... Sono caratterizzati dalla capacità di eseguire pordotti scalari in maniera ottimizzata filtri, controllori Il cambio di contesto può essere lento, le operazioni logiche possono essere molto disefficienti Non hanno periferiche a bordo

5 DSP vs. microcontrollori Ognuno ha vantaggi e svantaggi I DSP per applicazioni di controllo stanno evolvendo verso caratteristiche originali dei microcontrollori periferiche a bordo cambio di contesto veloce capacità di manipolare bit I microcontrollori stanno evolvendo verso caratteristiche originali dei DSP unità di moltiplicazione HW pipeline

6 Microcontrolori DSP DSP nati per applicazioni embedded aggiungono periferiche tipiche dei microcontrollori su una base DSP Sistemi multiprocessore più core logici sullo stesso chip unità DSP unità microcontrollore

7 Architettura di un MC A/D RAM (EP) ROM ALU interrupt S/H timers MPX PWM serial port I/O event manager

8 Architettura di un MC Processori

9 Pipeline a 4 stadi CPU Core

10 Pipeline 4 Stadi Fetch: caricamento dell istruzione Decode: decodifica quale istruzione deve essere eseguita Execute: esegue l istruzione calcolando il risultato in un registro Write: scrive il risultato Permette di avere un tempo medio di esecuzione di un ciclo per ogni istruzione invece che quattro Sequenziale Fetch Decode Execute Write Pipeline Fetch Decode Execute Write Fetch Decode Execute Write Fetch Decode Execute Write

11 ALU con HW addizionale CPU Core

12 ALU Branch in due cicli Moltiplicazioni in cinque cicli Divisioni in 10 cicli Barrel shifter Gestione dei loop Operazioni orientate a bit, byte e word

13 Architettura di un MC Gestione interrupt

14 Gestione dell interrupt Modalità standard di gestione dell interrupt La CPU sospende il programma in esecuzione e salta all esecuzione di una routine di servizio dell interrupt Lo stato del programma è salvato su uno stack HW 56 canali di interrupt con 16 livelli di priorità Tempo di risposta 3 cicli

15 Gestione dell interrupt Sezione per interrupt dalle periferiche (PEC) triggerato da un interrupt esegue un trasferimento da una qualsiasi locazione su un registro associato al canale o viceversa utilizzato per gestire le periferiche non richiede salvataggio di stato 8 canali

16 Gestione dell interrupt Interrupt esterni non esiste un pin dedicato vari pin sono programmabili come pin di interrupt i pin sono testati dalla CPU alcuni ogni otto cicli (standard) alcuni ogni ciclo (veloce)

17 Architettura di un MC Convertitore A/D

18 Conversione A/D Un A/D ad approssimazioni successive a 10 bit con S/H 16 canali in ingresso multiplexati Varie modalità di controllo della conversione a richiesta su un canale (Single Mode) continuo su un canale (Single Mode Continuous) a richiesta su un insieme di canali convertiti sequenzialmente (Scan Mode) continuo su un insieme di canali convertiti sequenzialmente (Scan Mode Continuous) nelle ultime due modalità, si può richiedere la conversione di un altro canale (Channel Injection Mode) su lettura del dato convertito ADDAT

19 Conversione A/D Processori

20 Architettura di un MC Sezione Timer

21 Sezione Timer 5 Timer suddivisi su due sezioni Si possono programmare per eseguire varie funzioni legate al tempo generazione di forme d onda interrupt periodici... Si possono concatenare per realizzare timer più estesi

22 Sezione Timer 1 Processori

23 Architettura di un MC Interfaccie seriali

24 Interfaccie seriali Una interfaccia programmabile come sincrona od asincrona in modalità asincrona, data frame di 8 bit (o 7 bit più bit di parità) o 9 bit (o 8 bit più bit di parità) in modalità asincrona funzionamento full-duplex in modalità sincrona funzionamento half-duplex Una interfaccia sincrona ad alta velocità funzionamento sia in full-duplex che in half-duplex clock interno o generato da un master esterno

25 Architettura di un MC Sezione PWM

26 Sezione PWM Quattro canali PWM clock base tra 1 e 64 volte il clock di CPU contatori a 16 bit Varie modalità di funzionamento, tra cui allineata o simmetrica Allineata Simmetrica

27 Input capture Output Compare Architettura di un MC

28 Unità di Input Capture/Output Compare Due unità identiche, ognuna di 16 canali Ogni canale può essere programmato come input o come output Quattro timer associati, due per unità Se il canale è configurato come input, il valore di uno dei timer è salvato al verificarsi di un evento esterno Se il canale è configurato come output, un evento viene generato quando il timer raggiunge il valore progammato nel registro di compare

29 Unità CPACOM - Timer Può contare su eventi esterni

30 Unità CPACOM - Capture Mode Processori

31 Unità CPACOM - Compare Mode 0 e 1 Nel modo 0 l uscita non viene pilotata, ma viene generato solo l interrupt

32 Unità CPACOM - Compare Mode 0 e 1 Nel modo 0 l uscita non viene pilotata, ma viene generato solo l interrupt

33 Unità CPACOM - Compare Mode 2 e 3 Nel modo 2 l uscita non viene pilotata, ma viene generato solo l interrupt

34 Unità CPACOM - Compare Mode 2 e 3 Nel modo 2 l uscita non viene pilotata, ma viene generato solo l interrupt

35 Architettura di un MC Controllore CAN

36 Architettura di un DSP control unit PC 16 multiplier Data RAM Program (EP) ROM program bus 16 ALU shifter 32 data bus

37 Architettura di un DSP Processori

38 Struttura dei BUS Processori

39 Struttura della MAC Registri di accumulazione (4 bit estens.) Arrotondamento in HW Saturazione in HW (abil.)

40 Architettura di un DSP Generazione degli indirizzi

41 Meccanismi di generazione dell indirizzo Standard Modulare per l implementazione di buffer circolari FIR n y k = a u k i ( ) ( ) i= 0 n i a n u n u n a n u n+1 u n a n-1 u n-1 u n-1 a n-1 u n u n-1 a n-2 u n-2 u n-2 a n-2 u n-1 u n-2 a 1 u 1 u 1 a 1 u 1 a 0 u 0 a 0 u 2 u 1 u 0 u n+1 k = n k = n + 1

42 Benchmark su algoritmi digitali Processori

43 DSP microcontrollori Unità di calcolo su bit

44 DSP microcontrollori Processori

45 DSP microcontrollori Periferiche PWM A/D Interfaccie seriali sincrone asincrone alta velocità Timer CAPCOM encoder to digital CAN controller

46 INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo - fine Prof. Carlo Rossi DEIS - Università di Bologna Tel:

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