IBM Academic Initiative

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1 IBM Academic Initiative Architettura dei Sistemi Centrali (1 di 3) Sapienza- Università di Roma - Dipartimento Informatica

2 Obiettivi del Capitolo 1 Definire la Struttura del Sistema Centrale Definire l architettura del Sistema Centrale Definire le Metriche Definire il Set di Istruzioni 2

3 Definizioni di Base 1 cpu Memoria Centrale (M) Unita Aritmetico- Logica (CA) Dispositivi di I/O (I,O) Lo Schema di principio di un Sistema per il Calcolo Elettronico (Calcolatore) fu definito da von Neumann nel 1945 Unita di Controllo (CC) 3

4 Definizioni di Base 2 Daisy Chaining Lettore Schede Unita Nastro CPU Sottosistema I/O Perforatrice Multiplexor Canale Canale Stampante Tamburo Disco IL primo Sistema Complesso per la Elaborazione dei dati fu introdotto da IBM col sistema 7094 nel 1952 e presenta le basi della attuale architettura Elaborativa. Memoria Canale Disco IperNastro Canale DispositivoTP Multiple Path 4

5 Definizioni di Base 3 Console CPU Memoria Modulo I/O Modulo I/O BUS Negli anni 70 la Digital introdusse un Sistema Alternativo detto a BUS sul quale erano basati i calcolatori della classe PDP. Tale schema e alternativo a quello precedente. 5

6 Sistemi a Bus Multiplo Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

7 Strutture SMP Un Sistema Multiprocessore Simmetrico (SMP) viene definito da M. Flynn nel La sua principale caratteristica e quella di avere piu di una CPU ma una sola memoria centrale ad accesso multiplo condivisa da tutti i processori Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

8 Strutture Cluster Molto piu recente e la definizione di Cluster come gruppo di calcolatori completi interconnessi che operano come una risorsa computazionale unificata. Ciascun componente del Cluster viene detto NODO Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

9 Strutture NUMA Un Sistema Not Uniform Memory Access (NUMA) e un particolare tipo di Cluster nel quale ogni componente (o nodo) puo accedere alla memoria centrale ed ai dispositivi di I/O degli altri nodi. Un tipo particolare di Sistema NUMA detto CC mantiene anche la coerenza tra le chaches dei diversi nodi. Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

10 L Architettura dei Mainframes IBM S/390 La Architettura dei Mainframes IBM e di tipo SMP. Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

11 Architetture di Processori con memoria condivisa Multiprocessore simmetrico Multiprocessore a memoria distribuita CPU0 Memoria centrale CPU4 CPU0 CPU1 switch CPU5 CPU1 CPU2 Memoria centrale CPU2 CPU3 Memoria centrale CPU6 CPU7 CPU3 Memoria centrale CPU0 CPU1 Memoria centrale Memoria centrale CPU2 CPU3 Memoria centrale NUMA-CC 11

12 NUMA and System z Node = Processor Book Memoria centrale CPU0 CPU1 Node Memoria centrale Processor Book Memory Cards Memoria centrale CPU2 CPU3 N U M A-CC Memoria centrale L2 Cache PU PU PU PU PU PU PU PU 8 MBA Fanout 16 STIs 12

13 NUMA and System z Memory Cards L2 Cache PU PU PU PU PU PU PU PU 8 MBA Fanout 16 STIs 13

14 NUMA and System z Processor Book Rete di Intercomunicazione= Anello bidirezionale tra L2 Caches Memory Cards Memory Cards Memoria centrale Memoria centrale CPU0 CPU2 CPU1 CPU3 Memoria centrale Memoria centrale L2 Cache PU PU PU PU PU PU 8 MBA Fanout PU PU 16 STIs Ring PU PU L2 Cache PU PU PU PU 8 MBA Fanout PU PU 16 STIs N U M A-CC Memory Cards Memory Cards L2 Cache L2 Cache PU PU PU PU PU PU PU PU PU PU 8 MBA Fanout PU PU 16 STIs PU PU 8 MBA Fanout PU PU 16 STIs 14

15 System z Processor Book 3 Processor Book 0 Processor Book 1 Processor Book 2 Memory Cards PU PU STI-MP & STI-A8 L2 Cache PU PU PU PU PU PU 8 MBA Fanout STI-MP & STI-A8 16 STIs Memory Cards PU PU STI-MP & STI-A8 L2 Cache PU PU PU PU PU PU 16 STIs 2.7 GB/sec Memory Cards Ring Structure L2 Cache PU PU PU PU PU PU PU PU 16 STIs Memory Cards L2 Cache PU PU PU PU PU PU PU 8 MBA Fanout 8 MBA Fanout 8 MBA Fanout STI-MP & STI-A8 STI-MP & STI-A8 STI-MP & STI-A8 STI-MP & STI-A8 PU 16 STIs STI-MP & STI-A8 Ring Structure ICB-4 2 GB/sec 15 I/O Ports FICON Express2 I/O Cage I/O Ports OSA-Express2 I/O CardI/O Ports ESCON Note: Each MBA Fanout card has 2 STI ports. STI connectivity is normally balanced across all installed Books MBA supports 2 GB/sec for ICB3 and ICB-4 and 2.7 GB/sec for I/O channels. ICB-3 actually run at 1GB/sec I/O Cage Crypto Express2

16 Scalability of IBM System z Parallel Sysplex Coupling Facility Z9 BC Z9 EC SYSPLEX Timer Z9 EC ESCON/FICON Z9 BC Shared Data 16

17 Gerarchie di Memoria CPU sempre piu veloci + Memorie sempre più grandi Problema la velocita dei CPU cresce piu della velocita di accesso alle memorie Soluzione Gerarchie di memoria 17

18 Gerarchia memorie (caratteristiche generiche) Capacita (Byte) Accesso (sec) 10 2 registri -9 3x10 (ns) 20 2 cache -9 10x10 (10ns) 30 2 RAM -9 50x10 (50 ns) 40 2 Disco -3 10x10 (10 ms) 40 >2 Nastro >10 >10s 18

19 Gerarchia memorie (caratteristiche z9) Capacita (Byte) Accesso (sec) KB 64 volte registri -9 3x10 (ns) MB cache -9 10x10 (10ns) GB 2048 volte RAM -9 50x10 (50 ns) 40 2 Disco -3 10x10 (10 ms) 40 >2 Nastro >10 >10s 19

20 Memorie Processor Book 3 Memory Cards L2 Cache PU PU PU PU PU PU PU PU 8 MBA Fanout 16 STIs PU Memoria Centrale L2 CACHE L1 Cache Registri STI-MP & STI-A8 STI-MP & STI-A8 I/O Ports Secondary Storage 20

21 Definizioni Macchine Parallele Macchine parallele Accoppiamneto Stretto (memoria condivisa) Multiprocessor UMA (SMP) Bus singolo Bus Multiplo Commutazione (switch) NUMA Cache (connesse) nocache (paging) COMA Solo Cache (unica) Accoppiamento lasco (scambio di messaggi) Multicomputer MPP Massive Par.Proc Supercomputer COW (Cluster) Es. IBM Parallel Sysplex IBM Cluster

22 Tassonomia di Flynn (1972) and System z9 SISD Von Neumann PARALLEL COMPUTERS SIMD MISD MIMD Array,Vector Processor Nessuna implementazione Multiprocessor, Multicomputer SISD SIMD MISD MIMD? Vector Processor Array Processor Multi Processors Multi Computers UMA COMA NUMA MPP COW Bus Switched NC-NUMA CC-NUMA Grid Hypercube Shared memory Message passing 22

23 Cluster di Sistemi Centrali Parallel Sysplex Coupling Facility Z9 BC Z9 EC SYSPLEX Timer Z9 EC switch Z9 BC E possibile realizzare un Cluster di Sistemi Mainframes IBM detto Parallel Sysplex. Shared Data 23

24 Tassonomia di Flynn (1972) and Parallel Sysplex PARALLEL COMPUTERS SISD SIMD MISD MIMD Von Neumann Array,Vector Processor Nessuna implementazione Multiprocessor, Multicomputer SISD SIMD MISD MIMD? Vector Processor Array Processor Multi Processors Multi Computers UMA COMA NUMA MPP COW Bus Switched NC-NUMA CC-NUMA Grid Hypercube Shared memory Message passing 24

25 Data Flow IBM z9 Processor Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 25

26 IBM z9 Criptografic Co-Processor Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 26

27 Chip IBM z9 Processor Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 27

28 Processori IBM z9 Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 28

29 Elementi della z/architecture - Pipeline Una istruzione macchina si compone di alcune operazioni in sequenza (fasi) che vengono eseguite in uno ciclo di clock o in piu cicli successivi. In questo secondo caso si parla d architettura a Pipeline Fetch= lettura istruzione da memoria di programma e scrittura nel registro di istruzione Decode= decodifica dell istruzione ( OP code e Operando/i) Execute= esecuzione di operazione in ALU o calcolo dell indirizzo di salto in memoria Memory Access= accesso in lettura o scrittura in memoria Write back = salvataggio risultato dell istruzione nel registro di destinazione 29

30 Elementi della z/architecture - Pipeline La massima velocita di un calcolatore si ottiene alimentandolo continuamente con istruzioni Per fare cio ogni istruzione deve essere eseguita quando la precedente e stata completata. se cio non accade alcuni cicli utili di elaborazione vengono sprecati. Le istruzioni macchina vengono scomposte in microistruzioni comunque eseguibili in un unico ciclo macchina. La sequenza di tali microistruzioni e ottimizzata con varie tecniche. 30

31 Elementi della z/architecture Pipeline,Superscalar Pipeline doppia a 5 step Pipeline Superscalare 31

32 Struttura Interna dei Processori IBM z9 - Pipelining 32 Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor

33 Esempio : La Piattaforma IBM System Z Applications Middleware Operating System & Compilers Architecture Firmware Hardware 33

34 IBM Academic Initiative Architettura dei Sistemi Centrali ( 1 di 3) Sapienza- Università di Roma - Dipartimento Informatica