VLSI. 5.5 Reti programmabili. Le reti combinatorie programmabili. La programmazione del hardware. Il MUX come rete programmabile

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1 VLSI $ 55 Reti programmabili Milioni di gate documentaione test produione verifica progetto N omportamento osti molto alti Volumi molto grandi unioni di n variabili La del hardare macchina di PL PL PGA Le reti combinatorie programmabili Rete combinatoria - Rete combinatoria in grado di presentare diverse relaioni ingresso/uscita singolarmente seleionabili mediante l attribuione di una determinata configuraione di valori ad un gruppo di segnali detti bit di p 1 p p y Ho bisogno di questa! PAL PLA x Rete combinatoria m i = i (p 1,p,,p y,,x,, )= P (,x,, ) Il come rete Memorie a sola lettura (,x,x i, ) = Σ n -1 m(i) (i) i=0 (i): bit di (0) (1) ( n -1) spressione generale SP Al crescere di n cresce esponenialmente il n dei pin da utiliare per la I disponibili ne hanno al più 16: = 4 x 1

2 Read Only Memory Memoria a sola lettura - ispositivo integrato contenente la realiaione di una o più espressioni generali SP i relativi bit di p 1 p p y P x Rete combinatoria sempio: n= 4 piedini 4 tensioni di alimentaione 16 bit di indirio 4 funioni di 16 variabili! 4 16 = 604 segnali interni di m P P Programmaione di una Una diversa realiaione del ( proprietà associativa ) (3) () (1)(0) x 0 x 0 (i)=0/1 I contatti al posto dei segnali di ontatto aperto/chiuso a seleione lineare () Rappresentaione compatta della struttura di una : x 0 fan-out del : realiaione integrata di più funioni G O contatto chiuso contatto aperto indirio Le come circuiti di memoria m 0 m 1 m n -1 n k Bit di 1 k-1 dato Seleione lineare Ogni configuraione delle variabili di ingresso può essere vista come l indirio di un dato formato dai bit che sono stati programmati nella riga corrispondente della matrice Problemi stensione del numero di uscite N di uscite insufficiente N di ingressi insufficiente x 0 1 k 1 k 0 k k+1 k+ k+1 ollegamento in parallelo di più

3 Seleione a due dimensioni (A,, ) = A (0) + A (1) + A () + A (3) + A (4) + A (5) + A (6) + A (7) stensione del numero di ingressi Seleione a dimensioni = A ( (0) + (1) + () + (3)) + A ( (4) + (5) + (6) + (7)) m A m 0 m 1 m m 3 (0) (1) () (3) (4) (5) (6) (7) Bit di Seleione lineare: 8 AN a 3 ingressi Sele a due dimensioni: 6 AN a ingressi n-m -1-1 k -1 k k NB - Al primo livello occorrono (n-m) Memorie non volatili, a sola lettura e programmabili, P, P Applicaioni: trascodifica, programmi di serviio, dati Tipo una volta Proprietà costruttore molte copie i P una volta poche copie P più volte prototipi P on line più volte personale Q Q Memorie a sola lettura cancellabili elettricamente P (lectrically rasable P) : si programmano e cancellano byte-per-byte tramite segnali elettrici e sena rimuovere il dispositivo dalla piastra stampata LASH-P: si programmano/cancellano elettricamente direttamente sulla piastra La cancellaione è più veloce rispetto alle P: con un unica operaione è possibile cancellare l intero dispositivo oppure uno o più settori R O W Stadio di uscita di una Bit di k O 1 k-1 O 0 O 1 O k-1 3

4 MR* a[01] Progetto di un banco di (1) a13 a14 a * O* * O* * O* * O* d0 d7 PLA, PAL, PL Rappresentaione di una in termini di matrici AN e OR x :4 N AN = n aso generale Matrice AN programmata dal costruttore programmata NB - Ogni AN realia un mintermine e può essere impiegato per la di ciascuna uscita (espressione generale SP) PLA: Programmable Logic Array Matrice AN PLA e PAL N AN << n PAL: Programmable Array Logic Matrice AN dal costruttore NB - Ogni AN realia un implicante (espressione normale SP) Nelle PLA gli implicanti possono essere comuni a più uscite Sintesi con PLA a b c d Sintesi con PAL a b c d NB - Quando non si dispone di un numero sufficiente di AN può essere utile realiare la funione complemento 4

5 PAL con I/O (16L8) PL 5