canale n canale p depletion enhancement

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1 FET: Field Effect Transistor FET JFET MOSFET canale n canale p depletion enhancement canale n canale p canale n canale p A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

2 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS):struttura S G D (Si0 ) 2 canale n + n+ L substrato tipo p (Body) B A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

3 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): polarizzazione del Gate Con una tensione positiva applicata al Gate: si crea un canale n indotto nella parte del substrato tra Drain e Source v GS S G D (Si0 2 ) canale n indotto n + n+ L substrato tipo p regione di svuotamento B A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

4 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): regione lineare Con una tensione positiva v GS > V t applicata applicata al Gate, e una piccola tensione v DS applicata al Drain: una corrente i D scorre nel canale v GS v DS S G D i canale n S i G indotto i D i n + D n+ L substrato tipo p B A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

5 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): regione lineare i D = (µ nc ox)( W L ) [(v GS V t)v DS 1 2 v 2 DS ] = k n( WL [ ) (v GS V t)v DS 1 ] 2 v DS 2 i D k n( W L )[(v GS V t)v DS ] per v DS piccolo µ n: mobilita degli elettroni; C ox: capacita per unita di superficie del condensatore gate - ossido -canale; L: lunghezza del canale; W: larghezza del canale. C ox = ǫox t ox ǫ ox = 3.9ǫ 0 = F/m t ox = 2 50 nm. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

6 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): saturazione Al crescere di v DS la profondita del canale diminuisce (dal lato del Drain): la sua resistenza aumenta al crescere di v DS. v GS v DS S G D i canale n S i G indotto i D i n + D n+ L substrato tipo p B A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

7 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): saturazione Quando v DS = (v GS V t) la profondita del canale e prossima allo zero (pinch-off) e la corrente non cresce piu (saturazione): i D = 1 2 k n( W L )(v GS V t) 2 regione di saturazione i D (ma) v GS (V) V t A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

8 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): saturazione Curve caratteristiche: i D vs v DS i D v DS <v GS V v T DS >v GS V T Triode Saturazione v GS = V T v GS = V T v GS = V T G D v DS v GS = V T v DS v GS S v GS > V T (a) (b) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

9 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS):saturazione Modello in continua nella regione di saturazione: A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

10 MOSFET Struttura e caratteristiche MOSFET enhancement a canale n (NMOS): fattore correttivo Al crescere di v DS si ha in realta un piccolo incremento della corrente, dovuto alla riduzione della lunghezza effettiva del canale: il punto di pinch-off si avvicina al Source via via che cresce v DS ( Modulazione della lunghezza del canale) i D = 1 2 k n( W L )(v GS V t) 2 (1+λv DS ) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

11 MOSFET Struttura e caratteristiche MOSFET enhancement a canale p (PMOS) struttura speculare rispetto al NMOS substrato di tipo n inserzioni di tipo p fortemente drogate canale indotto p popolato di lacune in realta c e una differenza legata alle mobilita : µ p < µ n. Il transistor NMOS e preferito per varie ragioni (quando possibile). A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

12 MOSFET Struttura e caratteristiche Il ruolo del substrato In genere il substrato (terminale B) viene connesso al source, quindi la giunzione pn fra esso e il canale non e in conduzione: il substrato non gioca alcun ruolo nel funzionamento del transistor e puo essere ignorato. Nei circuiti integrati il substrato e usualmente comune a molti transistor. Per mantenere in non conduzione tutte le giunzioni pn dei transistor NMOS il substrato viene connesso alla tensione piu negativa presente nel circuito (la piu positiva per i transistor PMOS). Si puo quindi avere una tensione di polarizzazione inversa, V SB, che influisce sul funzionamento del transistor. Infatti, la polarizzazione inversa di una giunzione allarga la regione di svuotamento e riduce quindi la profondita del canale. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

13 MOSFET Struttura e caratteristiche Il ruolo del substrato (2) L effetto concreto e una variazione della tensione di soglia V t, che puo essere espresso nella seguente forma per un transistor NMOS V t = V t0 +γ 2φ f + V SB 2φ f (1) dove V t0 e la tensione di soglia per V SB = 0, φ f e un parametro empirico (dell ordine di 0.3 V), γ e legato ai dettagli costruttivi 2qNA ǫ s γ = (2) C ox dove q e la carica dell elettrone, N A la concentrazione delle impurezze di tipo p nel substrato, ǫ s la costante dielettrica del silicio (pari a circa 11ǫ 0 ) 1. 1 Una formula analoga, con le opportune sostituzioni, vale per i transistor PMOS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

14 MOSFET Struttura e caratteristiche Effetti di temperatura SiaV t che k dipendono dalla temperatura. V t decresce di circa 2 mv per ogni variazione positiva di 1 grado di temperatura, quindi la corrente di drain dovrebbe aumentare al crescere della temperatura. Tuttavia anche k decresce e il suo contributo e dominante, quindi l effetto complessivo di un aumento della temperatura e una diminuzione della corrente i D. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

15 MOSFET Struttura e caratteristiche Breakdown Se la tensione del drain sale molto si puo arrivare alla situazione di beakdown della giunzione pn tra substrato e drain, da cui consegue un rapido aumento della corrente. questo puo avvenire per tensioni tra 20 e qualche centinaio di Volt. Un altro fenomeno che si puo avere e il cosiddetto punch-trough. Avviene nei dispositivi con canale molto corto, quando la regione di svuotamento che circonda il drain si estende lungo tutto il canale, provocando un forte incremento nella corrente i D. Infine, si ha un altro tipo di breakdown quando la differenza di potenziale tra gate e source e troppo grande (> 30 V). Questo puo danneggiare permanentemente il sottile strato di ossido che costituisce l isolamento del gate. Nei dispositivi integrati vi sono in genere dei diodi di protezione del terminale di gate, previsti per evitare l accumulo di elelltricita statica su questo terminale. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

16 MOSFET Struttura e caratteristiche Simboli circuitali A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

17 MOSFET Struttura e caratteristiche Amplificatore V DD = R D i D + v DS (3) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

18 MOSFET Struttura e caratteristiche Transcaratteristica A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

19 MOSFET Struttura e caratteristiche Il MOSFET come elemento di circuito logico Se la tensione d ingresso v GS e inferiore alla soglia V t il transistor e nella regione di cut-off: non vi e corrente tra il drain e il source e la tensione in uscita, v DS, coincide con la tensione di alimentazione V DD. Se la tensione d ingresso e maggiore di V B il transistor e nella regione resistiva (triode region): per valori di v GS prossimi a V DD la tensione di uscita e estremamente piccola. Come si vede quindi la trans-caratteristica ha l andamento, gia noto, dell invertitore logico: i livelli logici sono dati da V 0 (livello basso) e V = V DD (livello alto). A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

20 MOSFET Amplificatori Il MOSFET come amplificatore lineare Per utilizzare il MOSFET come amplificatore dobbiamo polarizzarlo in modo che il punti di lavoro sia all interno della regione di saturazione, come ad esempio il punto Q. Variazioni della tensione v GS provocheranno variazioni nella corrente di uscita I D e, a causa della presenza del resistore R D, nella tensione di uscita v DS : il MOSFET e sostanzialmente un amplificatore di transconduttanza, non dissimile dal transistor a giunzione. La relazione tra i D e v GS e quadratica, tuttavia, per piccole variazioni attorno al punto di lavoro, potremo utilizzare un approssimazione lineare (in analogia con quanto fatto con i transistor a giunzione). A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

21 MOSFET Amplificatori Polarizzazione: v G fissa i D = 1 2 µncox(w L )(v GS V t) 2 (4) Cattiva soluzione: fissando V GS, il valore della corrente I D puo variare notevolmente da un esemplare all altro. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

22 MOSFET Amplificatori Polarizzazione: V G fissa e resistenza sul source V GS = V G R S I D (5) La resistenza R S introduce una reazione negativa che tende a stabilizzare I D. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

23 MOSFET Amplificatori Polarizzazione con resistenza di reazione tra drain e gate Nel Gate non entra corrente, quindi: V GS = V DS = V DD R D I D (6) che possiamo anche scrivere nella forma V DD = V GS + R D I D (7) Effetto di stabilizzazione dovuto alla reazione negativa. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

24 MOSFET Amplificatori Polarizzazione con generatore di corrente costante A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

25 MOSFET Amplificatori Modelli per piccoli segnali Con la consueta notazione: v GS = V GS + v gs i D = 1 2 k n( W L )(V GS + v gs V t) 2 = 1 2 k n( W L )(V GS V t) 2 + k n( W L )(V GS V t)v gs k n( W L )(vgs)2 = I D + k n( W L )(V GS V t)v gs k n( W L )(vgs)2 Se 1 2 k n( W L )(vgs)2 << k n( W L )(V GS V t)v gs ovvero se v gs << 2(V GS V t) Allora, per piccoli segnali: i D I D + k n( W L )(V GS V t)v gs = I D + i d g m = i d v gs = k n( W L )(V GS V t) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

26 MOSFET Amplificatori Modelli per piccoli segnali (2) La transconduttanza dipende dai fattori costruttivi del transistor: a parita di k n per avere un grande valore di g m occorre aumentare il rapporto geometrico W/L. La transconduttanza puo anche essere scritta come g m = W 2k n ID (8) L g m e proporzionale alla radice della corrente di drain, oltre che dipendente dai fattori costruttivi. Una dipendenza molto diversa da quella osservata nei transistor a giunzione, dove g m dipende solo da I C e dalla temperatura e non dalle dimensioni o dai fattori costruttivi. Guadagno di tensione: v D = V DD R D i D v d = R D i d = R D g mv gs A v = v d v gs = g mr D A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

27 MOSFET Amplificatori Modello π A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

28 MOSFET Amplificatori Modello T A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

29 MOSFET Amplificatori Amplificatore a source comune A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

30 MOSFET Amplificatori Amplificatore a source comune (2) i g = 0 R i = R G R G v gs = v sig R G + R sig v o = g mv gs(r o R D R L ) A v = g m(r o R D R L ) A vs = vo R G = g m(r o R D R L ) v sig R G + R sig A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

31 MOSFET Amplificatori Amplificatore a source comune (senza bypass) Notare: abbiamo trascurato r o. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

32 MOSFET Amplificatori Amplificatore a source comune (senza bypass)(2) i g = 0 R i = R G R G v i = v sig R G + R sig v gs = 1 g m v 1 i = + R S g m v i 1+g mr S A v = gm(r D R L ) 1+g mr S A vs = R G R G + R sig g m(r D R L ) 1+g mr S La reazione negativa ha ridotto l amplificazione. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

33 MOSFET Amplificatori Amplificatore a gate comune A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

34 MOSFET Amplificatori Amplificatore a gate comune (2) R i = 1 g m v i = v sig R i R i + R sig = v sig 1 1+g mr sig i i i d = v i = g mv i R i = g mv i v o = i d (R D R L ) = g m(r D R L )v i A v = g m(r D R L ) A vs = gm(r D R L ) 1+g mr sig A i = 1 inseguitore di corrente A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

35 MOSFET Amplificatori Amplificatore a drain comune A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

36 MOSFET Amplificatori Amplificatore a drain comune (2) R i = R G R G R i v i = v sig = v sig R i + R sig R G + R sig (r o R L ) v o = v i (r o R L )+ 1 g m A v = A vs = (r o R L ) (r o R L )+ 1 1 se (r o R L ) 1/g m g m R G (r o R L ) R G + R sig (r o R L )+ 1 g m A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

37 MOSFET Amplificatori Il MOSFET ad alta frequenza triode region: C gs = C gd = 1 WLCox + WLovCox 2 regione di saturazione: C gs 2 3 WLCox + WLovCox C gd 0 cutoff: C gb = WLC ox + WL ovc ox C sbo C sb = 1+ V SB V o C dbo C db = 1+ V DB V o A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

38 MOSFET Amplificatori Il MOSFET ad alta frequenza (2) Situazione molto complicata, ma spesso si puo semplificare: A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

39 MOSFET Amplificatori MOSFET tipo depletion S G D canale n n + n+ L substrato tipo p B Il canale conduttivo tra Drain e Source realizzato nella fase di fabbricazione, mediante impiantazione di ioni. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

40 MOSFET Amplificatori MOSFET tipo depletion:curve caratteristiche i D v DS <v GS V v T DS >v GS V T Triode Saturazione v GS = i D depletion enhancement v GS = v GS = 0 v GS = v GS = v DS v GS (V) (a) v GS > V T V t (b) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

41 MOSFET Amplificatori I MOSFET sono intrinsecamente delicati I MOSFET sono intrinsecamente molto delicati e non possono essere manipolati liberamente. Il Gate costituisce una capacità priva di resistenza attraverso cui si possa scaricare l elettricità statica eventualmente accumulata; questo significa che possono facilmente danneggiarsi se maneggiati senza precauzioni. Ricordiamo infatti che, da un punto di vista elettrico, l uomo può essere schematizzato come una capacita dell ordine di 100 pf con in serie una resistenza di qualche kohm. A causa della elettricita statica presente nell atmosfera questa capacita puo caricarsi ad una tensione di molti kvolts. Quindi, toccando il transistor, potremmo portare questa differenza di potenziale tra gate e substrato, provocando un immediata scarica attraverso il dielettrico ( strato estremamente sottile di ossido di silicio) incapace di sopportare una differenza di potenziale cosi alta. Questo e il motivo per cui prima di manipolare integrati di tipo MOS l operatore deve "scaricare" a terra, attraverso un buon conduttore, l elettricita statica eventualmente accumulata sul proprio corpo. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

42 CMOS Complementary MOS (CMOS) NMOS PMOS S G D (Si0 ) 2 isolamento (Si0 2 ) S G D (Si0 ) 2 n + n+ p + p+ n substrato tipo p (Body) B A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

43 CMOS Invertitore logico CMOS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

44 CMOS Invertitore logico CMOS: v i = V DD A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

45 CMOS Invertitore logico CMOS: v i = 0 A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

46 CMOS Invertitore logico CMOS: transcaratteristica La transcaratteristica completa dell invertitore puo essere calcolata valutando le caratteristiche corrente tensione dei due transistor nelle due regioni, triode e saturazione, ovvero le quattro relazioni i DN = k n( W [(v L )n I V tn)v O 1 ] 2 v O 2 per v O (v I V tn) i DN = k n( W L )n[(v I V tn)v DS ] per v O (v I V tn) i DP = k p( W [(v L )p I V tn)v O 1 ] 2 v O 2 per v O (v I V tp ) i DP = k p( W L )p[(v I V tn)v DS ] per v O (v I V tp ) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

47 CMOS Invertitore logico CMOS: transcaratteristica A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

48 Invertitore logico CMOS: prestazioni CMOS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

49 CMOS Invertitore logico CMOS: comportamento dinamico t PHL = t PLH = 1.6C k n(w/l) nv DD 1.6C k p(w/l) pv DD A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

50 CMOS Circuiti logici CMOS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

51 CMOS Pull Down Networks A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

52 CMOS Pull Up Networks A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

53 CMOS NOR a due ingressi A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

54 CMOS NAND a due ingressi A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

55 CMOS Simboli semplificati A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

56 CMOS Logica a interruttori (Pass Transistor Logic) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

57 CMOS Logica a interruttori (2) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

58 CMOS Interruttore NMOS Soluzione semplice ma non sempre soddisfacente. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

59 CMOS Una soluzione migliore: transmission gate A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

60 Multiplexer/Demultiplexer analogico CMOS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

61 CMOS Livelli logici CMOS Contrariamente alla famiglia logica TTL nel caso dei CMOS non c e una convenzione stringente per il valore di tensione del livello alto. I circuiti CMOS possono funzionare con tensione di alimentazione compresa tra +3 V e +18 V: il livello logico alto e legato appunto al valore della V DD. Uno standard diffuso prevede un alimentazione V DD = 3.3 V, ma sono oggi molto utilizzati circuiti compatibili con lo standard TTL: le serie 74C, 74HC, 74HCT, 74AHC rientrano in questa categoria, con diverse prestazioni in termini di dissipazione e ritardo di propagazione. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

62 JFET Struttura e caratteristiche JFET a canale n I JFET sono usualmente simmetrici (cioe Drain e Source sono intercambiabili) ma e opportuno distinguere i due terminali; percio la linea del Gate e disegnata piu vicina al Source. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

63 JFET Struttura e caratteristiche Il funzionamento per v DS piccolo - I Il JFET a canale n per piccoli valori di v DS. Si noti che che il terminali di Gate sono connessi insieme, anche se non e indicato nella figura. (a) Svuotamento parziale del canale, quando v GS < V P ; (b) il canale e completamento svuotato quando v GS V P A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

64 JFET Struttura e caratteristiche Il funzionamento per v DS piccolo - II i D v GS =0 v GS =-V1 v GS =-V2 Le caratteristiche i D v DS per vari valori di v GS quando v DS e piccolo (frazioni di Volt). v GS =Vp v DS A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

65 JFET Struttura e caratteristiche Il funzionamento per v DS grande La variazione di sezione del canale all aumentare di v DS, mentre v GS e costante a zero Volt. A un certo punto, al crescere di v DS, il canale si chiude completamente (pinch-off). Se v DS continua a crescere i D resta costante, al valore raggiunto per v DS = V P. Questo valore e indicato con I DSS V P e I DSS sono caratteristici di ogni JFET A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

66 JFET Struttura e caratteristiche Il funzionamento per v DS grande (2) In realta la larghezza del canale non e zero, piuttosto esso raggiunge un valore limite e la corrente continua a fluire attraverso di esso. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

67 JFET Struttura e caratteristiche Curve caratteristiche I D i D i (ma) D Triode v =-V DG P Pinch-off I DSS 16 v GS =0V G i G =0 v DS =-0.5V =-1V =-2V v GS i S v DS (V) S V P ( In questo esempio abbiamo posto V P = 4V e I DSS = 16ma.) Nella regione lineare i D 2I DSS (1 vgs )v DS V P V P Nella regione di saturazione i D = I DSS (1 v GS ) 2 V P A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

68 JFET Struttura e caratteristiche Curve caratteristiche II i D (ma) I DSS G i G =0 i D D 8 v GS I DSS (1- v GS V )2 P v DS v GS (V) S V P (a) La caratteristica i D v GS nella regione di pinch-off. (b) Circuito equivalente al JFET nella regione di pinch-off. Questo modello si applica finche v DS v GS V P. i D = I DSS (1 v GS V P ) 2 A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

69 JFET Struttura e caratteristiche Modulazione della lunghezza del canale i D (ma) 16 Triode Pinch-off V A v DS (V) V P La dipendenza di i D da v DS nella regione di pinch-off. i D = I DSS (1 v GS V P ) 2 (1+λv DS ) λ = 1 V A A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

70 JFET Struttura e caratteristiche Breakdown i D Triode Pinch-off v GS =0 2V v =-2 GS 3V v GS =-3 v DS Il break down della giunzione A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

71 JFET Struttura e caratteristiche Esempio circuitale i D V DD =20V 1k V P =-4V I DSS =10mA Per semplicita trascureremo la dipendenza di i D da v DS. Poiche Gate e Source sono in corto circuito si ha V GS = 0. Tuttavia non sappiamo se il FET e in saturazione o in regime lineare, percio procediamo per ipotesi. Se il FET e in saturazione e I D = I DSS = 10 ma V D = V DD R D I D = 10 V Questa tensione e maggiore del modulo di V P (4V) quindi l ipotesi e corretta ed il FET e effettivamente in saturazione. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

72 JFET Struttura e caratteristiche Il JFET a canale p A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

73 JFET Amplificatori con JFET Il JFET come amplificatore - Polarizzazione I V DD V DD V DD i D R D i D R D R 1 i D R D RG RG i D R S R 2 i D R S V GG (a) (b) (c) Polarizzazione del JFET: (a) Polarizzazione fissa; (b) Autopolarizzazione; (c) Polarizzazione mista. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

74 JFET Amplificatori con JFET Il JFET come amplificatore - Polarizzazione II (1) i D (ma) (2) Q (3) 8 Q v GS (V) V GG Caratteristiche i D v GS per due JFET 2N5486 con caratteristiche estreme (curve Q1 e Q2), con le diverse possibili reti di polarizzazione: - Polarizzazione fissa (retta (1)); - Autopolarizzazione (retta (2)); - Polarizzazione mista (retta(3)). A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

75 JFET Amplificatori con JFET Amplificatore a source comune con rete fissa - I V DD i D R D Utilizzando le consuete notazioni per distinguere valori istantanei, valori statici e variazioni, abbiamo v o v GS = V GS + v gs v i C i R G V GG Assumendo che il FET resti comunque sempre in saturazione, cioe che v D v GS + V P segue che i D = I DSS (1 v GS V P ) 2 A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

76 JFET Amplificatori con JFET Amplificatore a source comune con rete fissa - II Sostituendo si ottiene i D = I DSS (1 V GS ) 2 2I DSS (1 V GS )v gs + I DSS ( vgs ) 2 (9) V P V P V P V P = I D 2I DSS (1 V GS )v gs + I DSS ( vgs ) 2 (10) V P V P V P Per piccoli segnali, cioe per vgs V P 1 possiamo trascurare l ultimo termine e scrivere i D I D + 2I DSS V P (1 V GS V P )v gs A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

77 JFET Amplificatori con JFET Amplificatore a source comune con rete fissa - III Abbiamo quindi un segnale di corrente Possiamo definire la transconduttanza i d = 2I DSS V P (1 V GS V P )v gs g m i d v gs = 2I DSS V P (1 V GS V P ) (g m e positivo per un FET a canale n ). Possiamo anche scrivere g m = 2I DSS ID V P I DSS Il segnale di tensione sara ovviamente dato da A v vo v i v o v d = i d R D v d v gs = g mr D A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

78 JFET Amplificatori con JFET Amplificatore a source comune con rete fissa - IV Questo risultato e formalmente identico a quello trovato per l amplificatore ad emettitore comune ma le prestazioni sono molto diverse. Le transconduttanze tipiche dei FET sono dell ordine di alcuni µs, molto minori di quelle tipiche dei BJT. Consideriamo un amplificatore a emettitore comune con R C = 5k, V CC = 10 V, I C = 1 ma. E parallelamente un amplificatore FET a source comune, con gli stessi valori dei parametri corrispondenti. Nel caso del BJT avremo g m = 40 ms e A v = 200. Nel caso del FET (per esempio il 2N5486) la transconduttanza con corrente I D = 1 ma e mediamente dell ordine di 2µS. Si ottiene quindi un amplificazione A V = 10. In conclusione, gli amplificatori con FET non possono avere amplificazioni grandi quanto quelli con BJT. Essi offrono tuttavia prestazioni molto superiori in termini di resistenza d ingresso. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

79 JFET Amplificatori con JFET Amplificatore a source comune con rete mista V DD R 1 R D v o C i v i r i + _ R 2 R S C S A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

80 JFET Amplificatori con JFET Circuito equivalente per piccoli segnali v i r i + _ R2 R1 G v gs g m v gs D r o R D v o S Si trasforma con Thevenin in: G D r i v i + _ r o _ + v gs μv gs RD v o S A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

81 JFET Amplificatori con JFET Abbiamo Se R D << r o e R G >> r i v gs = v i v o A v vo v i = R D R D + r o µv gs = R G R D g mr o r i + R G R D + r o A v g mr D L impedenza d uscita del circuito, R o e data da R o = R D r o e quindi R o R D se R D << r o. R i, e solo quella dovuta al partitore sul Gate, essendo infinita la resistenza d ingresso intrinseca del JFET: R i = R G A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

82 JFET Amplificatori con JFET Amplificatore a source comune senza bypass sul source V DD G D R 1 R D v o r i v i + _ r o v _ o v gs μv RD + gs C i r i + S v i _ R 2 R S R S (a) (b) A v vo v i gmr D 1+g mr S = R D 1 g m + R S Analoga all espressione ottenuta per il BJT. Ma nel caso del BJT 1/g m e generalmente molto piu piccolo di R E e puo essere trascurato, mentre non e cosi non e nel caso del FET. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

83 JFET Amplificatori con JFET Amplificatore a drain comune (source follower) v i r i C i + _ R 1 R 2 (a) V DD R S v o r i v i + _ G v gs S (b) R S + r o _ μv gs v o D A v gmr S 1+g mr S Se g mr S >> 1 A v 1 R o = 1 g m La resistenza d uscita R o e dell ordine di centinaia di ohm (e non decine come nel BJT). Resta pero il vantaggio legato alla molto maggiore resistenza d ingresso. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

84 JFET Amplificatori con JFET Operazionali con stadio d ingresso JFET E una soluzione molto popolare, per realizzare una migliore resistenza d ingresso. Esempio: TL082 LM358 TL082 Guadagno 100 V/mV 200 V/mV Corrente di bias 40 na 20 pa Guadagno per banda 1 MHz 4 MHz Slew Rate 0.6 V/µs 16 V/µs Resistenza d ingresso Ω A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

85 JFET Amplificatori con JFET Conclusioni Con i JFET si possono realizzare amplificatori con altissima resistenza d ingresso, ma e difficile, se non impossibile ottenere grandi amplificazioni. Ci sono difficolta progettuali legate alla grande variabilita dei parametri dei FET e inoltre, e anche difficile ottenere basse resistenze d uscita. Quindi i JFET sono per lo piu utilizzati per lo stadio di ingresso di amplificatori multi stadio a tecnologia mista (JFET - BJT), in modo da sfruttare l ottima resistenza d ingresso che essi realizzano. A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

86 JFET Circuiti logici Il JFET come interruttore Un altra importante applicazione del JFET e il suo uso come interruttore, utilizzando v GS come segnale di controllo. V DD V DD V DD i D R D i D R D i D R D v DS v DS v DS v GS r DS (a) Il circuito; (b) Circuito equivalente quando v GS = V P (c) Circuito equivalente quando v GS = 0 (a) (b) (c) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

87 L integrato CD4007 Struttura A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

88 L integrato CD4007 Struttura Contiene 3 coppie CMOS (di cui una connessa a invertitore) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

89 L integrato CD4007 Struttura A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

90 L integrato CD4007 Struttura A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

91 L integrato CD4007 Applicazioni 3 invertitori indipendenti (in rosso le connessioni esterne da aggiungere) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

92 L integrato CD4007 Applicazioni Misura di parametri di un transistor NMOS v DS = v GS il transistor e in saturazione i D = 1 2 k n( W L )(v GS V t) 2 Si puo ricostruire la curva misurando i D vs V GS al variare di V DD (o R D ), e studiarne la derivata (g m). A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

93 L integrato CD4007 Applicazioni Misura di parametri di un transistor NMOS (2) Con due misure: i D1 = 1 2 k n( W L )(v GS1 V t) 2 i D2 = 1 2 k n( W L )(v GS2 V t) 2 i D1 = (v GS1 V t) 2 i D2 (v GS2 V t) 2 Da cui si ricava: Infine id1 v GS1 v GS2 i V t = D2 1 k 1 2 k n( W L ) = id1 i D2 i D1 (v GS1 V t) 2 A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

94 L integrato CD4007 Applicazioni Specchio di corrente v DS1 = v GS1 v GS1 = v GS2 i 2 = i 1 se R = R Ref (v DS1 = v DS2 ) i 2 i 1 se R R Ref (v DS1 v DS2 ) Infatti: i 1 = 1 2 k n( W L )(v GS V t) 2 (1+λv DS1 ) i 2 = 1 2 k n( W L )(v GS V t) 2 (1+λv DS2 ) i D1 = (1+λv DS1) i D2 (1+λv DS2 ) misura di λ A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95

95 L integrato CD4007 Applicazioni Multiplexer/Demultiplexer a due vie (in rosso le connessioni esterne da aggiungere) A.Nigro Laboratorio di Segnali e Sistemi II - FET March 17, / 95