Circuiti Digitali. Appunti del Corso

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1 Circuiti Digitali Appunti del Corso

2 Indice CENNI SULLA FISICA DEI SEMICONDUTTORI 1 Semiconduttori intrinseci (puri)... 2 Semiconduttori estrinseci (impuri)... 4 Semiconduttori di tipo P... 4 Semiconduttori di tipo N... 4 La conduzione di corrente... 5 ELETTRONICA DIGITALE 8 Fattori di Qualità di un sistema digitale... 9 Famiglie e porte logiche... 9 Famiglie Logiche Bipolari... 9 Power delay product (PDP) Porte logiche elementari e richiami sull Algebra di Boole Livelli di astrazione Introduzione ai circuiti digitali Immunità al rumore di un sistema digitale Caratteristica di trasferimento di un invertitore ideale Schemi circuitali di principio Caratteristica di trasferimento di un invertitore reale Comportamento dinamico di una porta logica L oscillatore ad anello: misura indiretta di tp Considerazioni sull interruttore reale Schema di principio dell invertitore - Calcolo di tp Schema di principio dell invertitore - Calcolo di VOL Schema di principio dell invertitore - Calcolo di PD Schema di principio dell invertitore - Parametri di costo: riepilogo e PDP Schema di principio dell invertitore - Sommario Schema di principio di un invertitore con PD,STATICA= Schema di principio dell invertitore con PD,STATICA=0 - Calcolo di tp Schema di principio dell invertitore con PD,STATICA=0 - Calcolo di PD Schema di principio dell invertitore con PD,STATICA=0 - Calcolo del PDP Il concetto di fan-out TECNOLOGIE DEI CIRCUITI INTEGRATI 42 Introduzione Il processo fotolitografico... 42

3 Definizione di fotolitografia Un altro esempio: la resistenza La metallizzazione: problematiche IL TRANSISTORE MOSFET (MOS) 59 Regione ohmica o lineare Regione quadratica o non lineare Regione di saturazione o pinch-off La modulazione del canale La tensione di soglia VTH L effetto substrato (o effetto body) Note sul Level 1 di SPICE Note sull estrazione dei parametri in un transistore MOS La regione di sottosoglia (subthreshold) L autoisolamento del transistore MOS IL PROCESSO AUTOALLINEATO 81 Capacità del transistore MOS LE REGOLE DI PROGETTO (DESIGN RULES) E DI COMPOSIZIONE 90 Le regole scalabili Regole scalabili di progetto da adottare Regole scalabili di composizione da adottare Tracciato (layout) con Microwind Le regole al micron LE LOGICHE NMOS E PSEUDO-NMOS 102 Invertitore NMOS a carico resistivo La caratteristica di trasferimento (VTC) Valutazione di VOL Invertitore NMOS EE La caratteristica di trasferimento (VTC) L effetto body di MN Tensioni nominali VOL Tensioni nominali VOH VIL e VIH NML e NMH Analisi dinamica Potenza dissipata Prodotto ritardo - potenza dissipata

4 IL TRANSISTORE NMOS A SVUOTAMENTO (DEPLETION) 128 INVERTITORE NMOS ED 130 La caratteristica di trasferimento (VTC) Punti notevoli della VTC V* VOB VOC VOL e VOH VIL e VIH NML e NMH Progettare un invertitore Sommario Analisi dinamica Prodotto ritardo - potenza dissipata Sistema poco vincolato Esercizio: dimensionamento di un invertitore NMOS ED Esercizio: analisi dinamica di un invertitore NMOS ED IL TRANSISTORE PMOS (MOS A CANALE P) 152 Modalità di funzionamento del PMOS La tensione di soglia VTP del PMOS Integrazione di un PMOS in un substrato di tipo P INVERTITORE PSEUDO-NMOS 159 VOL Considerazioni sul confronto NMOS ED e pseudo-nmos Esercizio: dimensionamento di un invertitore pseudo-nmos Tracciato di un invertitore pseudo-nmos con Microwind PORTE LOGICHE ELEMENTARI (NAND E NOR) IN TECNOLOGIA NMOS E PSEUDO-NMOS 168 Dimensionamento di porte NAND e NOR NOR a 2 ingressi NAND Confronto NOR-NAND in logica pseudo-nmos (NMOS) Esercizio: dimensionamento di una porta NOR in logica pseudo-nmos Porte logiche complesse AOI e OAI in tecnologia NMOS e pseudo-nmos Porte logiche ibride in tecnologia NMOS e pseudo-nmos Esercizio Esercizio

5 Esercizio Esercizio Esercizio proposto Esercizio Esercizio proposto Esercizio proposto Esercizio Esercizio Esercizio Esercizio proposto Esercizio proposto Esercizio proposto LOGICA A MOS COMPLEMENTARE (CMOS) 203 Introduzione L invertitore elementare CMOS La caratteristica di trasferimento (VTC) Punti notevoli della VTC V* VOB e VOC (VOB>VOC) VIL e VIH NML e NMH Analisi statica dell invertitore CMOS - Sommario Comportamento dinamico dell invertitore CMOS tphl Intervallo temporale [t=0+, t1] Intervallo temporale [t1, tphl] Considerazioni sulla variazione di VDD Capacità di carico dell invertitore CMOS Il dimensionamento dell invertitore CMOS Relazione tra tempo di propagazione tp e λ Potenza dissipata da un invertitore CMOS simmetrizzato Contributo PD dovuto alla presenza di C Contributo PD legato alla non idealità del segnale di ingresso VI Confronto tra le aliquote PD e PD Riepilogo dei principali risultati ottenuti per gli invertitori in tecnologia MOS (a rapporto e non) Tempi di propagazione

6 Prodotto ritardo - potenza dissipata (PDP) Tracciato di un invertitore CMOS simmetrizzato ad area minima Simulazioni elettriche: confronto SPICE vs. Microwind Realizzazione di porte logiche elementari NAND, NOR in tecnologia CMOS Porta NOR a 2 ingressi in tecnologia CMOS Porta NAND a 2 ingressi in tecnologia CMOS Porta NOR ad N ingressi in tecnologia CMOS - dimensionamento Porta NAND ad N ingressi in tecnologia CMOS - dimensionamento Confronto NOR-NAND in logica CMOS Porte logiche complesse (AOI e OAI) in tecnologia CMOS Dimensionamento di una porta complessa in logica CMOS Note teoriche sull implementazione di porte complesse in logica CMOS Esercizio Esercizio Esercizio proposto: porta ibrida in logica CMOS Esercizio proposto Esercizio proposto TECNICHE DI SCALAMENTO (SCALING) 255 Premessa Scalamento a campo costante (full scaling) Effetti dello scalamento a campo costante in logica CMOS Problematiche associate al full scaling Scalamento a tensione costante Effetti dello scalamento a tensione costante in logica CMOS Paragone tra scalamento a campo costante e a tensione costante Scalamento a frequenza costante (low-power scaling) Effetti dello scalamento a frequenza costante in logica CMOS Considerazioni relative allo scalamento del drogaggio di accettori nella regione di canale Effetti di canale corto (short channel effects) Effetti di canale stretto (narrow channel effects) STADI SEPARATORI (BUFFER) CMOS 275 Buffer costituito dalla cascata di N-1 invertitori simmetrizzati Buffer costituito da un solo invertitore Simulazione SPICE Esercizio proposto CIRCUITI COMBINATORI 282

7 Logica a porte di trasmissione (pass transistor) Multiplexer EX-OR (XOR, OR esclusivo o somma modulo 2) a 2 ingressi tramite multiplexer AND a 2 ingressi tramite multiplexer Problematiche della logica a pass transistor Criticità della logica a porte di trasmissione Decodificatore (decoder) Codificatore (encoder) Esercizio proposto Decodificatore con segnale di enable LE LOGICHE DINAMICHE CMOS 302 Modalità di funzionamento Capacità fluttuante (floating) durante la fase di valutazione (φ=1) Sommario Transizioni vietate degli ingressi durante la fase di valutazione (φ=1) Problematiche connesse alle porte in cascata durante la fase di valutazione (φ=1). 311 Logica Domino Logica NORA (NO RAces = assenza di corse ) o Domino N-P Logiche dinamiche - Conclusioni e osservazioni Spunto di riflessione CIRCUITI SEQUENZIALI 318 Circuiti bistabili SR-latch in logica positiva Modalità di funzionamento dell SR-latch (ricapitolazione) Tabella di funzionamento (o della verità) dell SR-latch in logica positiva Implementazione a livello transistore dell SR-latch in logica positiva SR-latch in logica positiva NMOS ED - Simulazione SPICE SR-latch in logica positiva CMOS - Simulazione SPICE (transizione proibita) SR-latch in logica negativa Modalità di funzionamento dell SR-latch in logica negativa SR-latch in logica positiva con segnale di abilitazione (clock) D-latch D-latch pass transistor in logica NMOS D-latch pass transistor in logica CMOS D-latch - Problematiche connesse alla tempificazione D-latch a porte di trasmissione - Simulazione SPICE Introduzione ai flip-flop

8 Il flip-flop D Flip-flop D in configurazione master-slave Realizzazione di un flip-flop D in configurazione master-slave Flip-flop D - Problematiche connesse alla tempificazione Flip-flop D - Simulazione SPICE Strutture dinamiche D-latch dinamico Flip-flop D dinamico in configurazione master-slave Flip-flop D dinamico - Problematiche connesse alla tempificazione Flip-flop D dinamico a 2 fasi MEMORIE 348 Classificazione in base al tipo di accesso Classificazione in base alla modalità di lettura e scrittura Classificazione in base alla modalità di memorizzazione del dato Classificazione in base alla modalità di permanenza dell informazione Memorie ROM (Read Only Memory) Indirizzamento bidimensionale Esercizio ROM programmabili Programmable ROM (PROM) Erasable (Electrically?) Programmable ROM (EPROM) (1971) Electrically Erasable Programmable ROM (EEPROM o E2PROM) (1978) Flash (concetto: 1984; commercializzazione: 1988) Memorie RWM (Read/Write Memory) Memorie RAM statiche (SRAM) Locazione di memoria base Cella di memoria SRAM 4T Lettura nella SRAM 4T È necessaria una coppia di bit line per colonna (Parte I)? Esercizio: lettura nella cella SRAM 4T Scrittura nella SRAM 4T È necessaria una coppia di bit line per colonna (Parte II)? Cella di memoria SRAM 6T Lettura nella SRAM 6T Scrittura nella SRAM 6T Circuito di lettura/scrittura Simulazioni SPICE Lettura della cella 6T simmetrica con dimensionamento corretto

9 Lettura della cella 6T simmetrica con dimensionamento errato Lettura della cella 6T asimmetrica con dimensionamento errato Lettura della cella 6T con la sola bit line bl e dimensionamento errato Scrittura nella cella 6T simmetrica con dimensionamento corretto ed errato Memorie RAM dinamiche (DRAM): cella 1T Scrittura nella DRAM 1T Lettura nella DRAM 1T Amplificatore OBL (Open bit line) Esercizio Esercizio LOGICHE BIPOLARI 395 Struttura del transistor BJT Saturazione IL BJT COME INVERTITORE 401 LOGICHE SATURATE Invertitore RTL Analisi sul FAN-OUT Capacità parassite associate e comportamento dinamico del BJT come invertitore RTL Analisi dinamica (saturazione > Interdizione) Invertitore DTL (Diode-Transistor-Logic) VTC del DTL Analisi Dinamica DTL Vantaggi e svantaggi della logica DTL Schema semplificato (di principio) della TTL Analisi dinamica TTL base Schema di principio TOTEM POLE L invertitore standard TTL Analisi dinamica TTL Standard Caratteristica di ingresso della TTL Standard (Analisi FAN-OUT) Caratteristiche di uscita per uscita bassa della TTL Standard Caratteristiche di uscita per uscita alta della TTL Standard Potenza Dissipata Statica in TTL Standard Porte NAND e NOR in logica TTL Rete di pull-down attiva LOGICHE NON SATURATE 439 Introduzione

10 L Amplificatore differenziale, richiami di elettronica analogica Porta logica CML (Current Mode Logic) Dimensionamento del Circuito Porta NOR/OR a 2 Ingressi Potenza dissipata dalla porta CML Invertitore ECL(10KΩ) (Emitter Couple Logic) Dimensionamento della ECL Caratteristica di trasferimento ECL FAN-OUT della porta ECL - Caratteristica di ingresso Caratteristica di Uscita, per Uscita Alta Potenza dissipata statica nella porta ECL(10KΩ) Stadio regolatore/generatore della tensione di riferimento VR Analisi del comportamento termico qualitativo attraverso SPICE Circuito di interfacciamento TTL-ECL Circuito di interfacciamento ECL-TTL SIMULAZIONE SPICE DI CIRCUITI IN LOGICA BIPOLARE 463 Logica RTL (Resistor-Transistor Logic) Logica DTL (Diode-Transistor Logic) Schema elementare di principio di un invertitore TTL Logica TTL (Transistor-Transistor Logic) Logiche bipolari non saturate Logica CML (Current-Mode Logic) Logica ECL (Emitter-Coupled Logic)