Modelli per le macchine digitali

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1 Reti sequenziali

2 Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla sequenza degli ingressi che si sono presentati fino a quell istante temporale e dalla condizione iniziale nella quale si trovava la macchina all istante iniziale t 0 : u(t n ) = M(s(t 0 ), i(t 0 ), i(t 1 ),, i(t n-1 ), i(t n )) L uscita di una rete sequenziale non è dipendente dai soli ingressi. Per una rete sequenziale è possibile che gli stessi ingressi in istanti diversi diano luogo a uscite diverse Le reti sequenziali presentano sempre delle retroazioni nel loro schema logico

3 Macchina sequenziale Una macchina è detta sequenziale se l uscita ad un certo istante è funzione dell ingresso presente a quell istante, degli ingressi arrivati ad istanti precedenti e dello stato iniziale: u(t n ) = M(s(t 0 ), i(t 0 ), i(t 1 ),, i(t n-1 ), i(t n )) Una macchina è detta combinatoria se l uscita ad un certo istante è funzione unicamente dell ingresso presente a quell istante: i(t n ) u(t n ) = M(i(t n )) i(t n-1 ) i(t 0 ) s(t 0 ) Memoria M u(t n ) 3

4 Un nuovo modello di macchina sequenziale u(t n ) = M(s(t 0 ), i(t 0 ), i(t 1 ),, i(t n-1 ), i(t n )) s(t 0 ) Є S s(t 1 ) = G(s(t 0 ),i(t 0 )) Stato iniziale u(t n ) = F(s(t 1 ), i(t 1 ),, i(t n-1 ), i(t n )) s(t 1 ) Є S u(t n ) = F(s(t n-1 ), i(t n-1 ), i(t n )) s(t n-1 ) Є S s(t n ) = G(s(t n-1 ),i(t n-1 )) Stato futuro u(t n ) = F(s(t n ), i(t n )) s(t n ) Є S u(t n ) = F(s(t n ), i(t n )) s(t n ) Є S Stato presente s(t n+1 ) = G(s(t n ), i(t n )) s(t n+1 ) Є S 4

5 La macchina a stati finiti Modello matematico costituito da: 3 insiemi, ognuno con un numero finito di elementi: I={i 1,i 2,,i n } alfabeto d ingresso U={u 1,u 2, u m } alfabeto d uscita S={s 1,s 2,,s k } insieme degli stati 2 funzioni: F: S x I U u(t n ) = F(s(t n ), i(t n )) funzione di uscita G: S x I S s f (t n ) = G(s(t n ), i(t n )) funzione di calcolo dello stato futuro La memoria ha il compito di mantenere lo stato presente s fino a quando non è necessario sostituirlo con lo stato futuro s* i(t n ) F G MEMORIA (stato interno) s(t n ) s*(t n ) u(t n ) 5

6 Automi di Mealy e di Moore i(t n ) F (rete combinatoria) G (rete combinatoria) u(t n ) MEALY MEMORIA (stato interno) s(t n ) s f (t n ) i(t n ) F (rete combinatoria) G (rete combinatoria) MEMORIA (stato interno) s(t n ) s f (t n ) u(t n ) MOORE 6

7 Reti sequenziali Nonostante ai morsetti siano indistinguibili dalle reti combinatorie (presentano anch esse ingressi e uscite) il comportamento è diverso perché le retroazioni interne consentono di mantenere ed elaborare l informazione di stato Si modellano con un modulo delegato al ritardo che ha in ingresso lo stato futuro e restituisce lo stato presente, e due funzioni combinatorie: F ha in ingresso lo stato presente e gli ingressi correnti (solo nel modello di Mealy) e fornisce le uscite G ha in ingresso lo stato presente e gli ingressi correnti, e restituisce lo stato futuro Le variabili di stato presente possono essere immaginate come ingressi aggiuntivi della rete( non visibili dall esterno) mentre quelle di stato futuro come uscite aggiuntive non osservabili all esterno. Sarà possibile creare delle estensioni dei concetti di tabella di verità che tengono conto delle variabili di stato presenti e future in modo da rappresentare il comportamento della rete in forma tabulare così come avviene per le reti combinatorie. dalla rappresentazione tabulare sarà poi possibile procedere con la sintesi con procedure simili a quelle già viste, ma in cui bisogna ricordarsi della struttura generale dell automa a stati finiti

8 Proviamo a partire da una semplice rete sequenziale tramite un problema di sintesi Pulsanti P1 S SET RESET? U Lampadina P2 R NON premuto Px Pressione Rilascio Px Px 1 0 8

9 Ipotesi Se gli ingressi sono entrambi a 0 l uscita non deve cambiare valore Se S=1 l uscita deve portarsi al valore 1 (SET) Se R=1 l uscita deve portarsi al valore 0 (RESET) Gli ingressi S e R non possono essere entrambi a 1 Soluzione: Si potrebbe introdurre una tabella della verità per ogni stato del sistema lampadina accesa/lampadina spenta 9

10 Stato A = lampadina accesa ; B = lampadina spenta Lo stato e le tabelle della verità Ingressi Uscita Uscita: una tabella della verità per ogni stato interno S R U S R U Stato stabile A Cambiamento di stato B Nodo del grafo: corrisponde a uno stato Arco del grafo o transizione Ingressi, Uscita 01,0 10 (SR,U) 00,1 10,1 A 10,1 B 00,0 01,0

11 Verso la tabella di flusso Stato presente (q) S R U Stato futuro () A A A B A A B B B B B A U = F(q,S,R) = G(q,S,R) 11

12 La tabella di flusso: Mealy e Moore Stato presente Simboli d ingresso (SR) Configurazione d ingresso non ammissibile Modello di Mealy A A,1 B,0 A,1 -,- B B,0 B,0 A,1 -,- Stato futuro, Uscita () Uscita () Modello di Moore A A B A - 1 B B B A - 0 Stato futuro 12 Una riga per ciascuno stato Una colonna per ciascuna possibile configurazione degli ingressi (Se Moore aggiungiamo una colonna per uscita) Ogni cella contiene lo stato futuro ( e le uscite se siamo nel caso di Mealy) Corrisponde univocamente e semplicemente ad un grafo degli stati

13 Il diagramma degli stati Un nodo per ciascuno stato (riga della tabella di flusso) si riportano nel nodo il nome dello stato e, nel caso di Moore, il valore delle uscite Un arco per ciascuna configurazione degli ingressi possibile. L arco parte dallo stato presente e porta allo stato futuro, si riportano sull arco la configurazione degli ingressi che lo ha generato e, nel caso di Mealy, l uscita. Un arco per ciascuna casella della tabella di flusso Nodo del grafo: corrisponde a uno stato Arco del grafo o transizione Ingressi, (SR,U) 00,1 10,1 Uscita A 01,0 10,1 B 00,0 01, A A,1 B,0 A,1 -,- B B,0 B,0 A,1 -,-

14 Codifica dello stato interno la tabella delle transizioni A partire dalla tabella di flusso, se codifichiamo lo stato interno otteniamo quella che si chiama tabella delle transizioni A A,1 B,0 A,1 -,- B B,0 B,0 A,1 -,- Nel nostro esempio ci sono solamente 2 possibili codifiche dello stato A=0, B=1 A=1, B= ,1 1,0 0,1 -,- 1 1,0 1,0 0,1 -, ,1 0,0 1,1 -,- 0 0,0 0,0 1,1 -,- 14

15 Sintesi della rete logica Scegliamo A=1, B=0 e riepiloghiamo ,1 0,0 1,1 -,- 0 0,0 0,0 1,1 -,- Stato presente (q) S R U Stato futuro () = G(q,S,R) U = F(q,S,R) Funzione di stato Funzione di uscita

16 Sintesi minima: Mappa di Karnaugh Nell esempio che stiamo considerando si ha che: = G(q,S,R) = F(q,S,R) = U SR q = U SP: = S + q R PS: =(q + S) R S R q R S q RETROAZIONE 16

17 Sintesi di una rete sequenziale Si può passare da una descrizione a parole del funzionamento di una macchina sequenziale sincrona alla R.S.S. corrispondente eseguendo in sequenza i seguenti passi: 1 si costruisce il diagramma degli stati 2 si ricava la tabella di flusso 3 si individua la tabella di flusso minima (cioè la tabella col numero minimo di stati) 4 si codificano gli stati con variabili binarie (variabili di stato) 5 si ricava la tabella delle transizioni 6 si disegnano le mappe di Karnaugh delle variabili di stato e di uscita (funzioni F e G) 7 si scrivono le espressioni di costo minimo 8 Si disegna lo schema logico

18 Capire la metastabilità Memorizzazione di un bit Retroazione Cosa succede se si aggiunge un NOT sulla retroazione? 18

19 Memoria binaria: RESET R t Ritardo di un gate x t t R x t t t Una volta che si è portato a 1, anche abbassando il valore di R, e non cambiano memorizzato 19

20 Memoria binaria: metastabilità R t x t t Ritardo di un gate Cosa succede se R rimane ad 1 per un tempo inferiore a 3t? R t SISTEMA INSTABILE x Bisogna che il segnale R rimanga ad 1 per un tempo sufficiente affinché lo stato si stabilizzi 20

21 Memoria binaria: SET R = 0 t 1 x t 0 S t 0 y t 1 S y t t t t Introducendo questo nuovo gate OR cambia di conseguenza il tempo in cui i segnali S o R devono mantenersi a 1 affinché il sistema raggiunga uno stato stabile 21 x Bisogna che il segnale S rimanga ad 1 per un tempo sufficiente affinché lo stato si stabilizzi

22 S Realizzazione a NOR a partire dall espressione minima SP SP: = S + q R (x ) = x R S S R R (x.y ) = (x + y) = x y De Morgan 22

23 Il diagramma degli stati: Mealy e Moore (SR,) 01,0 00,1 10,1 A 10,1 B 00,0 01,0 Stato Modello di Mealy (SR) A,1 B, Stato, Uscita Modello di Moore 23

24 Reti asincrone: durata dei segnali d ingresso R t x t t Ritardo di un gate t t t t R R x x Bisogna che il segnale R rimanga ad 1 per un tempo sufficiente affinché lo stato si stabilizzi 24

25 Alee & reti asincrone R 0 R 1 M U X t x t t A Metastabilità AR 1 R 0 = 011 AR 1 R 0 = 110 Se cambiano 2 bit alla volta, come visto in precedenza, allora si può generare un alea che porta la rete in metastabilità! 25 SOLUZIONE Requisiti per il corretto funzionamento di una rete asincrona 1. funzionamento in modo fondamentale: l ingresso può essere modificato solo dopo che il circuito ha raggiunto la stabilità 2. adiacenza delle configurazioni d ingresso: configurazioni d ingresso consecutive devono differire per solo un bit

26 Latch SR: tempo di risposta Se vengono rispettati i requisiti per il corretto funzionamento del circuito (in questo caso la durata minima del segnale di comando) il circuito commuta l uscita entro un tempo prefissato (tempo di risposta massimo della rete). uesti valori vengono forniti dai costruttori nei datasheet dei loro componenti. S Durata minima (ingresso) 26 Tempo di risposta massimo (uscita)

27 Latch SR Riassunto S LATCH SR R (SR,U) 00,1 10,1 A 10,1 B 00,0 01, A A,1 B,0 A,1 -,- B B,0 B,0 A,1 -,- 27 G(q,S,R) = F(q,S,R) = = U = S + q R S R S ed R non valgono mai 1 contemporaneamente Gli ingressi devono rispettare un vincolo di durata minima per evitare metastabilità L uscita varia dopo un tempo detto tempo di risposta del latch Non c è un componente apposito per introdurre ritardo, la retroazione è diretta

28 C Latch CD LATCH CD D Vogliamo un componente con ingressi C e D che funzioni nel seguente modo Se C vale 0 l uscita non cambia Se C vale 1 l uscita è uguale all ingresso D Considerazioni Il componente è sequenziale perché ad esempio quando C e D valgono 0 l uscita potrebbe valere sia 0 che 1 Si potrebbe ottenere il funzionamento voluto partendo da un latch SR e fare in modo che quando C vale zero sia S che R valgano 0 C vale 1 se D vale 0 => SR = 01 C vale 1 se D vale 1 => SR = 10 C D Rete Combinatoria S LATCH SR R

29 Sintesi della rete combinatoria C D S R S = CD R =C D D C S R Per il latch SR valeva U = S + q R, sostituisco S ed R con le espressioni appena trovate e ricavo = CD + q (CD D) = CD + q C + qd (equazione caratteristica del Latch CD) C D-LATCH D D = C S LATCH SR R

30 Corretto funzionamento del latch CD Durata minima dell impulso (t w ) Fronte di discesa C Tempo di set-up (t SU ) Tempo di hold (t H ) D = 0 o D = 1 Tempo di set-up: lasso di tempo minimo in cui il segnale D deve rimanere stabile prima del fronte di discesa del segnale C Tempo di hold: lasso di tempo minimo in cui il segnale D deve rimanere stabile dopo il fronte di discesa del segnale C

31 Latch CD: Campionamento a fronte Nel caso in cui siano rispettati i requisiti per il corretto funzionamento di un Latch CD, in uscita sarà presente il valore di D dopo un certo tempo dal momento in cui si è attivato il segnale di comando C (0 1). Se l ingresso varia durante il periodo di campionamento (C = 1), queste variazioni si riproporranno anche in uscita (si dice che il latch è trasparente). C Tempo di risposta D = valore stabile = valore indefinito Tempo di risposta Lasso di tempo massimo dal momento in cui: si ha il fronte positivo del segnale C, al momento in cui in uscita viene riportato il valore dell ingresso cambia l ingresso D al momento in cui il cambiamento viene riportato in uscita (nel caso in cui C=1) 31

32 C Latch CD Riassunto = CD + q (C D)= CD + q C + qd U Stato stabile tabella delle transizioni Moore D (CD) 0-10 LATCH CD 11 A,0 B, uando C = 0 l uscita rimane invariata uando C = 1 l uscita diviene uguale all ingresso D (campionamento a livello) Esiste un periodo di tempo minimo per il quale C deve rimanere attivo Il tempo di setup è il tempo prima del fronte negativo di C durante il quale l ingresso D deve rimanere invariato Il tempo di hold è il tempo dopo il fronte negativo di C durante il quale l ingresso D deve rimanere invariato Il tempo di risposta è il massimo tempo di variazione dell uscita fra i due casi Dopo il fronte positivo di C Dopo una variazione di D con C positivo

33 Campionamento: a fronte o a livello? Ingresso D Segnale di controllo C Uscita (LATCH CD) 1 A LIVELLO Uscita ( F.F.-D) 2 A FRONTE 33

34 Campionamento sul fronte: il flip-flop D 1-,1 0-,0 A: uscita 0; attesa di un fronte positivo A 11,- C D: uscita 1; attesa di un fronte positivo B: uscita 0; attesa di un fronte negativo 10,0 0-,0 0-,1 11,1 C: uscita 1; attesa di un fronte negativo In tutti gli stati, se l ingresso D cambia, l uscita comunque non cambia B 10,- D Il cambiamento del valore dell uscita può avvenire solamente lungo le transizioni in cui C cambia da 0 ad 1 1-,0 (CD,) 0-,1 Linea continua: a fronte del campionamento l uscita cambia Linea tratteggiata: a fronte del campionamento l uscita non cambia Campionamento di un 1 34 Campionamento di uno 0

35 Realizzazione Master slave D D D > C C Dato Clock D > FF-D E molto comune usare una versione del FF-D con due ingressi aggiuntivi: uno per inizializzare lo stato presente a 0 (A_RES) ed uno per inizializzarlo ad 1(A_SET). Tali ingressi non vanno mai usati durante il funzionamento di una macchina digitale D > A_RES FF-D A_SET

36 Reti sequenziali sincrone e asincrone: reti asincrone Nelle reti asincrone le transizioni di stato sono causate da variazioni degli ingressi Gli ingressi cambiano uno solo alla volta Tutte le transizioni avvengono fra stati le cui rappresentazioni sono adiacenti. La codifica degli stati deve essere pertanto svolta con attenzione rigorosa Gli stati sono generalmente stabili per la configurazione di ingressi che li ha generati Sono tuttavia possibili degli stati instabili, che corrispondono a transizioni multiple Sono più difficili da progettare a da trattare Sono più performanti (veloci) delle reti sincrone Non possono essere utilizzate per scopi inerenti la misura del tempo (es. semaforo) Il ritardo non è implementato da un componente specifico: la retroazione è diretta. i(t n ) F (rete combinatoria) u(t n ) G (rete combinatoria) s(t n ) s f (t n )

37 Reti sequenziali sincrone e asincrone: reti sincrone Nelle reti sincrone le transizioni di stato sono causate dai fronti di un ingresso implicito chiamato clock, solitamente periodico e che può pertanto essere usato in macchine che debbono tener conto dello scorrere del tempo Gli ingressi possono cambiare liberamente quindi anche fra configurazioni non adiacenti E possibile transitare fra stati che corrispondono a configurazioni non adiacenti delle variabili di stato Non è detto che gli stati siano stabili per la configurazione degli ingressi che li ha generati Sono più semplici da progettare a da trattare Sono meno veloci delle reti asincrone I ritardi sono realizzati tramite FF-D uno per variabile di stato e condividono il clock i(t n ) F (rete combinatoria) G (rete combinatoria) D FF-D< D FF-D D FF-D < < s(t n ) s f (t n ) u(t n )

38 Esempio: sommatoresequenziale e combinatorio Macchina sequenziale Macchina combinatoria A i B i stato presente A B CI S FA CO Memoria stato futuro S i CO CI A 0 B 0 A 1 B 1 CI S FA A B CO CI S FA A B CO S 0 S 1 S n-1 s(t 0 ) = riporto iniziale Domanda: sincrona o asincrona? A n-1 B n-1 CI S FA A B CO CO 38