Cross section and top view

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Evangelina Scarpa
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1 The nmos Transistor Polysilicon Aluminum nmosfet VBS 0 and VBD 0 VB = 0 Cross section and top view Polysilicon gate Source n + L W Drain n + Bulk p+ L Top view Gate-bulk overlap t ox Gate oxide n + L n + p+ Cross section

2 Modello del primo ordine del transistore nmos I ds /V ds al variare di V gs e V bs =0 transistore nmos nmos W = 0.8 um L = 0.35 um Linear Relationship

3 Ids/Vgs nmos con W=3.4um e L=0.35um al variare di Vgs per differenti valori di Vds con Vsb = 0 Vgs Vgs Limiti principali del modello del primo ordine Il modello quadratico sovrastima la corrente in saturazione In regione di saturazione la corrente varia con Vds La mobilità è funzione delle tensioni Vgs e Vds Ids(Vgs < Vtn ) è non nulla Tutti questi effetti crescono di importanza al calare della lunghezza di canale (L) Nel simulatore circuitale è utilizzato un modello compatto (Model 9, descritto nel corso di progettazione analogica LS)

4 Processo CMOS n-well 0.35 µm V dd =3.3 V, t ox = 74 Å Transistore nmos simulazioni Ids/Vgs con Vds = 0.1 V e Vsb = 0 W= 0.8 µm L=Lmin Lmin

5 simulazioni Ids/Vgs con Vds = Vgs e Vsb = 0 W= 0.8 µm L=Lmin Lmin Imax = (Isat/w) 0.8 = 424 ua simulazioni Ids/Vds al variare di Vgs con Vsb = 0 W= 0.8 µm L=Lmin Lmin Linear Relationship

6 simulazioni Ids/Vds per differenti valori di Vgs con Vsb = 0 W= 3.4 µm L=Lmin Lmin Linear Relationship Imax = (Isat/w) 3.4 = 1.8 ma Ids/Vgs nmos con W=3.4um e L=0.35um al variare di Vgs per differenti valori di Vds con Vsb = 0 Vgs Vgs

7 Processo CMOS n-well 0.35 µm V dd =3.3 V, t ox = 74 Å Transistore pmos simulazioni transistore pmos Isd/ Vgs con Vds Vds = 0.1 V e Vbs = 0 W= 0.8 µm L=Lmin Lmin

8 simulazioni transistore pmos Isd/ Vgs con Vds Vds = Vgs e Vbs = 0 W= 0.8 µm L=Lmin Lmin Imax = (Isat/w) 0.8 = 200 ua simulazioni transistore pmos Isd/ Vds per differenti valori di Vgs Vgs con Vbs = 0 W= 4.7 µm L=Lmin Lmin Imax = (Isat/w) 4.7 = 1.17 ma

9 Tecnologia MIETEC 0.35 um Transistore nmos L= Lmin Imax/W = Isat(Vgs=Vds=Vdd, Vsb=0)/W 530 ua/um Transistore pmos L= Lmin Imax/W = Isat(Vgs=Vds=Vdd, Vsb=0)/W 250 ua/um a parità di W Imax(nMOS) / Imax(pMOS) = 2.12 Vgs = 0 Vds = Vdd Vbs = 0 varia la temperatura I off I ss (W/L)e -(Vtn/nVth)

10 SOG utilizzato nelle esercitazioni Transistore nmos W = 3.4 um L= Lmin Imax = Isat(Vgs=Vds=Vdd, Vsb=0) 1.8 ma Ioff = Ids(Vgs =0, Vds =Vdd, Vsb =0) < 10 pa (T = 27ºC) Imax/Ioff Transistore pmos W = 4.7 um L= Lmin T=27C Imax = Ids(Vgs=Vds=Vdd, Vsb=0) 1.17 ma Ioff = Ids(Vgs =0, Vds =Vdd, Vsb =0) < 10 pa (T = 27ºC) Imax/Ioff Imax(nMOS)/Imax(pMOS) = 1.5 Modello semplificato I max e I off I max v sat W C ox (V dd V tn ) I off I ss (W/L)e -(Vtn/nVth) Processo tecnologico di generazione più recente Imax/Ioff cala Ioff cresce Potenza statica diventa sempre più critica

11 Processo CMOS 0.13um V dd = 1.2 V t ox = 2 nm Transistori nmos HS (High Speed) Vtn = 315 mv Imax/W = 670 ua/um Ioff/W = 58 na/um Imax/Ioff 10 4 LL (Low Leakage) Vtn = 450 mv Imax/W = 535 ua/um Ioff/W = 500 pa/um Imax/Ioff 10 6 ULL (Ultra Low Leakage) Vtn = 630 mv Imax/W = 360 ua/um Ioff/W = 10 pa/um Imax/Ioff I max v sat W C ox (V dd V tn ) I off I ss (W/L)e -(Vtn/nVth) Transistori nmos Caratteristiche W = 0.15 um L= 0.13 um Ids / Vgs con Vds = 0.01 V e Vbs = 0 scala lineare e log Ids / Vgs con Vds = Vgs e Vbs = 0 Ids / Vds a step di Vgs con Vbs = 0 transistore HS Caratteristiche W = 10 um L = 0.13 um Ids / Vds a step di Vgs con Vbs = 0 transistore HS

12 Espressione tensione di soglia V tno = V FB + 2? F + γ (2? F ) ½? F = KT/q ln N sub /n i γ = 1/C ox (2 e si q N sub ) 1/2 C ox = e ox / t ox V tn = V tno + γ [(Vsb + 2? F ) ½ - (2? F ) ½ ] W = 0.15 um L = 0.13 um I ds /V gs con V ds = 0.01 V e V bs =0

13 W = 0.15 um L = 0.13 um I ds /V gs con V ds = 0.01 V e V bs =0 I ds /V ds al variare di V gs e V bs =0 transistore HS nmos nmos W = 0.15 um L = 0.13 um Linear Relationship

14 I ds /V ds al variare di V gs e V bs =0 transistore HS nmos nmos W = 10 um L = 0.13 um Linear Relationship Confronto caratteristiche I ds / V ds transistori HS con V gs = V dd ds

15 Vgs = 0 Vds = Vdd Vbs = 0 varia la temperatura I ds (Vgs =0, Vds=Vdd) I ss (W/L)e -(Vtn/nVth) + I DB Corrente associata alle giunzioni DB in inversa

16 The Gate Capacitance Polysilicon gate Source n + W Drain n + C gate,tot» C ox WL t ox L L Top view Gate oxide n + L n + Gate-bulk overlap = C ox L 2 (W/L) = C g (W/L) C g = C ox L 2 = (e ox /t ox ) L 2 Cross section

17 Capacità di gate SOG utilizzato nelle esercitazioni Cox 4.6 ff/um 2 Cg = Cox L ff Transistore MOS W =Wmin = 0.8 um Cgate,tot 1.28 ff Transistore nmos W = 3.4 um L= Lmin (W/L 10) Cgate,tot 5.5 ff Transistore nmos W = 4.7 um L= Lmin (W/L 13.5) Cgate,tot 7.5 ff

18 Junction Capacitance Source W Bottom Side wall x j Side wall Channel Z C SB = C bottom + C sw = C j Area + C jsw Perimeter = C j W Z + C jsw (2Z +W)

19 Espressione capacità di giunzione per unità di area e di perimetro Capacità di giunzione dei transistori nel SOG utilizzato nelle esercitazioni al variare della polarizzazione in inversa C jp C jn

20 Processo tecnologico di generazione più recente C ox cresce ma si riducono le dimensioni e quindi C g e C gate,tot calano Il rapporto Cd/Cg si mantiene circa costante (γ 1) Considerando solo gli effetti capacitivi associati ai transistori: Tp calano Potenza dinamica cala Processo CMOS 0.13 um Cox 17.2 ff/um 2 (tox = 2nm) Cg = Cox L ff Transistore MOS W = Wmin = 0.3 um (con un contatto nell area di S/D) stima Cgate,tot 0.66 ff Cgate,tot,0.35um/ Cgate,tot,0.13um 1.28/ Transistore nmos W = 1.3 um L= Lmin (W/L = 10) stima Cgate,tot 2.9 ff Transistore nmos W = 4.7 um L= Lmin (W/L = 13.5) stima Cgate,tot 3.9 ff

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