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1 Principi di architetture dei calcolatori: l unità di controllo Mariagiovanna Sami

2 L unità di controllo Per eseguire le istruzioni di macchina, occorre che vengano generati nell ordine corretto i segnali necessari per attivare le diverse unità del sistema (es., la memoria, l unità aritmetico logica, etc.) e per garantire i trasferimenti di informazione previsti sul bus. Questo compito viene assolto dalla unità di controllo del processore. Si richiama la struttura della CPU di riferimento 18/04/2013 2

3 bus interno del processore ordini PC linee di indirizzo bus di memoria linee di dato MAR MDR decodificatore di istruzioni e circuito di controllo IR costante 4 V R 0 select MUX linee di comando della ALU add sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/2013 3

4 L unità di controllo: come opera? L unità di controllo genera una sequenza di controllo per eseguire una istruzione i di macchina (che qui verrà indicata mediante la codifica mnemonica del codice assembler). La sequenza di controllo è composta da passi, uno per ogni ciclo di clock del processore. Per eseguire UNA istruzione assembler sono generalmente necessari più passi della sequenza di controllo, come minimo quelli necessari per: Lettura (fetch) dell istruzione; Decodifica (decode); Esecuzione (execute) Ad ogni passo vengono generati gli ordini alle opportune unità (ordini inviati in parallelo) (ordini codificati come opportuni valori di specifici segnali) 18/04/2013 4

5 L unità di controllo: come opera? Esempi di ordini Lettura del contenuto di un registro Rx ( trasferimento di tale contenuto dal registro al bus interno): comando Rx out Scrittura in un registro Ry( trasferimento dal bus interno al registro): comando Ry in Operazione dell ALU: comandi add, sub,... (codificati su più linee di segnale in parallelo); Lettura e scrittura in memoria: comandi read, write Ordini mutuamente esclusivi Lettura da registro: il contenuto di un solo registro alla volta può essere portato sul bus interno Operazioni dell ALU (se l ALU esegue un operazione, non può simultaneamente eseguirne un altra) Esempio: supponiamo che la CPU debba leggere ed eseguire l istruzione assembler ADD R0, R1 18/04/2013 5

6 L unità di controllo: come opera? PC bus interno del processore ordini Lettura (identica per tutte le istruzioni): primo passo: linee di indirizzo bus di memoria 1. Segnali attivati: PC out, MAR in, linee di dato Read, select 4, Z in, Add. La memoria è indirizzata al byte, quindi due parole consecutive sono a distanza select 4. costante 4 MUX MAR MDR V decodificatore di istruzioni e circuito di controllo IR R 0 linee di comando della ALU add sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/2013 6

7 In dettaglio: L unità di controllo: come opera? P cout : il contenuto del PC viene trasferito sul bus; MAR in : si abilita il trasferimento dal bus al MAR; Si invia alla memoria il segnale di lettura; Il contenuto del PC viene trasferito a uno degli ingressi dell ALU; All altro ingresso dell ALU si trasferisce la costante 4; Si invia all ALU il comando di somma; Il risultato della somma viene scritto nel registro di comodo Z. NB: tutti i segnali vengono inviati in parallelo fanno parte dello stesso passo di controllo. I passi successivi della lettura 18/04/2013 7

8 L unità di controllo: come opera? bus interno del processore ordini PC 2. Z out, PC in, V in, WMFC (Wait for Memory Function Completion). Si carica nel PC il valore aggiornato dell indirizzo della prossima istruzione, e si resta in attesa del segnale dalla memoria che indica il completamento della lettura. Il PC aggiornato viene caricato anche nel registro di servizio V (v. più avanti) 3. MDR out, Ir in : si trasferisce l istruzione dal registro dati della memoria al registro istruzione. 18/04/ linee di comando della ALU linee di indirizzo bus di memoria select linee di dato add sub and costante 4 MUX A MAR MDR V ALU R Z B riporto in ingresso decodificatore di istruzioni e circuito di controllo IR R 0 R n 1 TEMP

9 L unità di controllo: come opera? bus interno del processore ordini 3. MDR out, Ir in : si trasferisce l istruzione dal registro dati della memoria al registro istruzione. Con questo termina la fase di lettura (che quindi, nell architettura considerata, richiede tre passi di controllo) linee di indirizzo bus di memoria linee di dato costante 4 select MUX PC MAR MDR V decodificatore difi di istruzioni e circuito di controllo IR R 0 linee di comando della ALU add sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/2013 9

10 L unità di controllo: come opera? bus interno del processore ordini Fase di Decodifica: Si decodifica il contenuto dell IR; eventualmente si leggono le parole di memoria aggiuntive (nel caso l istruzione si estenda su più parole) e si riaggiorna il PC. Fase di Esecuzione: ovviamente dipende dalla particolare istruzione. Nel nostro caso la sequenza di comandi è: 1. R0 out, V in : si trasferisce il valore contenuto nel registro R0 al registro di servizio V; linee di comando della ALU linee di indirizzo bus di memoria select linee di dato add sub and costante 4 MUX A PC MAR MDR V ALU R Z B riporto in ingresso decodificatore di istruzioni e circuito di controllo IR R 0 R n 1 TEMP 18/04/

11 L unità di controllo: come opera? bus interno del processore ordini R 0 2. R1 out, Add, select V, Z in : si trasferisce il valore contenuto nel registro R1 al secondo ingresso dell ALU, al primo ingresso dell ALU si instrada il contenuto t del registro V, e si invia all ALU il comando di somma; il risultato verrà scritto nel registro di servizio Z linee di comando della ALU linee di indirizzo bus di memoria linee di dato costante 4 PC MAR MDR V decodificatore di istruzioni e circuito di controllo select MUX R 1 add sub and A ALU R B riporto in ingresso IR R 0 R n 1 TEMP Z 18/04/

12 L unità di controllo: come opera? bus interno del processore ordini PC 3. Z out, R1 in, end :si trasferisce il valore dal registro Z al registro destinazione R1, e si torna alla fase di lettura della prossima istruzione. linee di indirizzo bus di memoria linee di dato MAR MDR V decodificatore di istruzioni e circuito di controllo IR costante 4 R 0 select MUX R 1 linee di comando della ALU add sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/

13 L unità di controllo: come opera? Si noti: il numero di passi della sequenza di controllo dipende anche dall uso di risorse condivise in particolare, qui, pesa il bus della CPU, che impone la serializzazione delle operazioni che ne fanno uso per i trasferimenti (due diverse azioni che fanno uso della stessa risorsa devono appartenere a due passi di controllo diversi); Il trasferimento del PC aggiornato in V, nella fase di lettura, ha utilità solo per le istruzioni di salto condizionato; essendo però un azione che può essere svolta in parallelo ad altre senza creare potenziali errori ma accelerando (nel caso) altre operazioni, conviene farla comunque eventualmente verrà ignorata. 18/04/

14 Collegamenti fra registri e bus bus interno del processore L ingresso A dell ALU può giungere dal registro V (se è un operando) oppure essere la costante 4 (se si vuole aggiornare il PC). costante da 4 bit R i V Ri in Ri out V in select MUX A ALU R B Z in Z Z out 18/04/

15 Il registro MDR linee di dato del bus esterno di memoria MDR oute MDR out bus interno del processore MDR MDR ine MDR in 18/04/

16 Accesso a memoria Riscontro del completamento dell operazione: fornito dal segnale MFC (Memory function completion), che: è attivato dall unità slave (in questo caso, la memoria) e indica il completamento dell operazione Ad esempio, nel caso di una lettura indica che il dato è presente sul bus Ordine WMFC (wait for MFC): questo ordine blocca l avanzamento dei passi di controllo finché il processore non riceve il segnale FMC: più precisamente: 18/04/

17 Accesso a memoria Ordine WMFC (wait for MFC) (cont.): In caso di Lettura da memoria: l uso del contenuto del registro MDR può avvenire solo al passo successivo a quello associato a WMFC. In generale quindi l ordine WFMC viene emesso nel passo precedente a quello in cui si utilizza il registro MDR In caso di Scrittura in memoria: l ordine WMFC viene emesso in generale nello stesso passo in cui viene emesso il segnale di scrittura (write), dato che si è già comandato il trasferimento da un registro interno alla CPU al registro MDR. Clock e temporizzazione: Il fronte attivo per la memorizzazione in un registro è quello di salita 18/04/

18 Accesso a memoria passo Lettura da memoria clock MAR in indirizzo read R/W MDR ine dato MFC (riscontra) MDR out 18/04/

19 L unità di controllo: come opera? Si considerino altre istruzioni (a lettura e decodifica già eseguite): MOVE (R0), R1: leggi da memoria (indirizzo contenuto in R0) e scrivi in R1: la fase di esecuzione è: 1. R0 out, MAR in, Read 2. WMFC 3. MDR out, R1 in, end MOVE #LABEL,R1 (L indirizzo di memoria è specificato nel corpo dell istruzione istruzione, che quindi è codificata su 2 parole: la seconda parola contiene l indirizzo da cui si vuole leggere) 1. PC out, MAR in, Read, select 4, Add, Z in : la seconda parola dell istruzione viene letta e inviata al registro di indirizzamento della memoria; si incrementa di nuovo il PC 2. Z out, PC in, WMFC: il PC viene aggiornato, si attende il dato dalla memoria 3. MDR out, R1 in, end: il dato letto viene portato nel registro destinazione, l istruzione ha termine. 18/04/

20 L unità di controllo: come opera? Si consideri ora un istruzione di salto incondizionato nella quale l indirizzo obiettivo del salto viene calcolato sommando al contenuto aggiornato del program counter uno spiazzamento contenuto nella seconda parola dell istruzione (sempre a fasi di lettura e decodifica già eseguite): Istruzione BRA ETICHETTA (long istruzione codificata su 2 parole) 1. PC out, MAR in, Read, select 4, Add, Z in seconda parola dell istruzione # si predispone la lettura della 2. Z out, PC in, V in,wmfc # legge la seconda parola 3. MDR out, select V, Add, Z in # il valore letto viene sommato al PC aggiornato nel passo precedente. Si usa il contenuto del registro V!. 4. Z out, PC in, end # il risultato viene caricato nel PC come indirizzo della prossima istruzione 18/04/

21 Istruzione BRA: passo 1 dell esecuzione bus interno del processore R 0 linee di indirizzo bus di memoria linee di dato PC MAR MDR ordini Predispone la lettura della seconda parola dell istruzione; e circuito di controllo Predispone l ulteriore incremento del PC (che punta ora all istruzione IR immediatamente successiva a quella di salto) decodificatore di istruzioni V costante 4 R 0 select MUX R 1 linee di comando della ALU add A B sub ALU and R riporto in ingresso R n 1 TEMP Z 18/04/

22 Istruzione BRA: passo 2 dell esecuzione bus interno del processore R 0 linee di indirizzo bus di memoria linee di dato costante 4 PC MAR MDR V ordini decodificatore di istruzioni e circuito di controllo IR R 0 Il valore aggiornato viene scritto nel PC e anche nel registro di servizio V; Si attende il completamento dalla lettura (che caricherà la seconda parola dell istruzione i cioè lo spiazzamento in MDR, mediante un segnale esterno MDR oute ) select MUX R 1 linee di comando della ALU sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/

23 Istruzione BRA: passo 3 dell esecuzione esecuzione linee di indirizzo bus di memoria linee di dato costante 4 PC MAR MDR V bus interno del processore ordini R 0 decodificatore di istruzioni e circuito di controllo select MUX R 1 IR R 0 Lo spiazzamento viene trasferito all ingresso B dell addizionatore, al cui ingresso A si trasferisce l indirizzo dell istruzione immediatamente successiva memorizzato in V; comando di somma all ALU; Il risultato viene memorizzato nel registro di servizio Z; linee di comando della ALU add sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/

24 Istruzione BRA: passo 4 dell esecuzione esecuzione bus interno del processore R 0 linee di indirizzo bus di memoria PC MAR ordini decodificatore di istruzioni e circuito di controllo L indirizzo dell istruzione obiettivo del salto viene portato nel PC, l istruzione ha termine linee di dato MDR IR V costante 4 R 0 select MUX R 1 linee di comando della ALU sub and A ALU R B riporto in ingresso R n 1 TEMP Z 18/04/

25 Unità di controllo cablata Dato che ogni passo della sequenza illustrata richiede un ciclo di clock, si può usare un contatore per enumerare i passi che si susseguono clock Contatore passi di controllo Dal bus alla CPU IR Decodificatore di istruzioni e generatore di segnali di controllo Segnali esterni Bit di esito (codici di cond.) Esiti C, V, Z etc 18/04/

26 Unità di controllo cablata Ogni valore che il contatore può assumere corrisponde a uno e un solo passo di controllo; i segnali di controllo da generare a ogni passo si definiscono sulla base di: Stato di conteggio (= contenuto presente del contatore) Contenuto del Registro Istruzione (= istruzione corrente) Bit di esito corrente (o codice di condizione ) Segnali provenienti dall esterno del processore (es., segnale dalla memoria di completamento di un operazione, etc.: tipicamente, si tratta di segnali che transitano sul bus di controllo). Di fatto, la struttura di un unità unità di controllo cablata è notevolmente più complessa di quella mostrata 18/04/

27 Unità di controllo cablata Unità di controllo cablata (hardwired control unit): in pratica, una rete sequenziale sincrona, che evolve da uno stato al prossimo a ogni impulso di clock. Soluzione molto efficiente e che può lavorare a frequenze di clock anche molto elevate; grazie alla velocità di funzionamento ottenibile viene di fatto oggi preferita, soprattutto nelle CPU ad alte prestazioni. 18/04/

28 Unità di controllo microprogrammata L alternativa all unità di controllo cablata (proposta già nei primi anni 50 da Maurice Wilkes) è costituita dalla unità di controllo microprogrammata: La configurazione dei segnali di controllo che devono essere emessi a ogni impulso di clock (una configurazione di valori binari!) è memorizzata in una parola di una memoria a sola lettura facente parte dell unità di controllo e detta memoria di controllo (control store), con funzioni specializzate; Il comportamento dell unità di controllo microprogrammata dipende esclusivamente dal contenuto della memoria di controllo. 18/04/

29 Unità di controllo microprogrammata Ogni parola della memoria di controllo viene chiamata microistruzione La sequenza di microistruzioni corrispondenti ai passi di controllo per l esecuzione di un istruzione ione ISA costituisce isce una microroutine; le sequenze di microistruzioni in una microroutine vengono estratte dalla memoria di controllo (e i segnali trasferiti alle opportune unità) automaticamente, come avviene a livello di macchina con le istruzioni del programma; L insieme di microroutine costituisce il microprogramma; I calcolatori dove è possibile modificare il contenuto della memoria di controllo sono detti microprogrammabili. 18/04/

30 Unità di controllo microprogrammata Si giunge ad una struttura elementare dell unità di controllo che rispecchia quella della CPU, a un livello di astrazione più basso; Nella soluzione più semplice, la parola di controllo è costituita da tanti bit quanti sono i segnali di controllo che possono essere inviati alle varie unità del sistema, e il valore di ogni bit sarà 0 oppure 1 a seconda che nel passo di controllo considerato il segnale corrispondente debba essere attivo oppure no; ogni bit viene indicato come microordine; Ogni parola della memoria di controllo è individuata dal proprio indirizzo ( microindirizzo ). 18/04/

31 Unità di controllo microprogrammata IR Generatore di microindirizzo iniziale Esplica la relazione fra istruzione di macchina e microroutine associata clock micropc Scandisce sequenzialmente le microistruzioni Contienetutte tutte le microroutine Memoria di microprogramma microistruzione (ordini al processore) 18/04/

32 Unità di controllo microprogrammata Registro contatore di microprogramma (o microprogram Counter ) genera l indirizzo per prelevare sequenzialmente le microistruzioni dalla memoria di microprogramma; Quando una nuova istruzione di macchina viene letta e portata nel registro istruzioni IR, il circuito generatore di microindirizzo iniziale fornisce il microindirizzo della prima microistruzione della microroutine corrispondente all istruzione e lo scrive nel micropc; Al prossimo ciclo di clock il contenuto del micropc viene automaticamente incrementato così da poter leggere in sequenza tutte le istruzioni della microroutine. 18/04/

33 Unità di controllo microprogrammata La struttura vista ora, molto semplificata, non sarebbe in grado di gestire situazioni che dipendono dai bit di esito o da segnali provenienti dall esterno (ad esempio, tramite il bus, quali richieste di interrupt t etc.). Mentre l unità di controllo di tipo cablato risolve in modo immediato tali situazioni, nel caso dell unità microprogrammata si ricorre a microistruzioni di (micro)salto condizionato, che contengono un campo microindirizzo i i e un campo che specifica i segnali esterni e le altre informazioni necessarie per decidere il salto. La struttura dell unità di controllo si modifica come segue: 18/04/

34 Unità di controllo microprogrammata IR Generatore di microindirizzo iniziale e di micros alto Ingress i esterni (bus) Bit di esito (cond. code) clock micropc microordini i che definiscono le condizioni di microsalto Contiene anche i microindirizzi per i salti Memoria di microprogramma microistruzione (ordini al processore) 18/04/

35 Unità di controllo microprogrammata Lo schema descritto, in cui a ogni segnale di controllo corrisponde un bit della microistruzione, i i fa uso di microistruzioni dette di tipo orizzontale. È semplice in termini di principio, ma porterebbe facilmente ad avere microistruzioni (quindi parole della memoria di controllo) molto lunghe; Crescerebbero quindi a dismisura le dimensioni e il costo della memoria di microprogramma. 18/04/

36 Unità di controllo microprogrammata Nella realtà, molti segnali (microordini) sono mutuamente esclusivi (se uno dei segnali è attivo, nessuno degli altri simultaneamente lo è). Ad esempio, i segnali che corrispondono alle diverse funzioni dell ALU sono tutti mutuamente esclusivi! Per i gruppi di bit mutuamente esclusivi si ricorre a forme di codifica, fornendo semplicemente il nome dell unico segnale attivo del gruppo; si riduce la lunghezza della microistruzione (invece di usare n bit per n segnali, se ne usano lg 2n +1, cioè lg 2n che forniscono il nome del segnale attivo più un bit che dice se nessuno di tali segnali deve essere attivo), ma i bit generati devono poi essere inviati i a corrispondenti decodificatori da cui vengono prodotti i segnali di controllo veri e propri. p 18/04/

37 Unità di controllo microprogrammata: valutazioni Soluzione microprogrammata: permette di generare le sequenze di controllo anche per istruzioni molto complesse, o per insiemi di istruzioni molto irregolari (con numerose diverse modalità di indirizzamento adottabili per uno stesso tipo di istruzione, etc.). Casi di questo tipo sono gestibili con difficoltà molto maggiore quando si adotta la soluzione cablata; La soluzione è strutturata in modo molto chiaro, e consente buone possibilità di generazione automatica e di verifica di correttezza; 18/04/

38 Unità di controllo microprogrammata: valutazioni Svantaggio principale: la lentezza. La lettura di ogni microistruzione implica un accesso alla memoria di controllo accesso di per se lento, anche nel caso di ROM e se si ricorre alla codifica dei gruppi di segnali mutuamente esclusivi si interpongono poi ulteriori livelli di logica combinatoria (necessari per la decodifica) fra microistruzione ed effettiva generazione dei segnali. Per questi motivi oggi si tende a preferire la soluzione cablata, o eventualmente una soluzione mista, in cui l unitàbase è di tipo cablato e si ricorre a segmenti microprogrammati solo per le istruzioni di maggiore complessità 18/04/

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