Architettura hw. La memoria e la cpu

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1 Architettura hw La memoria e la cpu

2 La memoria centrale e la CPU Bus controllo Bus indirizzi Bus dati

3 Bus di collegamento con la cpu indirizzi controllo dati Bus Indirizzi 11 Bus controllo Leggi/scrivi Bus dati Decodificatore Parola selezionata

4 1 - Fase di fetch L unità di controllo fornisce alla memoria l indirizzo delle celle contenenti la prima istruzione da eseguire: == Scrittura dell indirizzo nel MAR e attivazione di un segnale di controllo ( leggi ) sul bus che collega l unità centrale alla memoria La memoria seleziona le celle contenenti l istruzione e ne invia il contenuto all unita centrale (attraverso il bus dati) nel MDR L unità centrale legge dal MDR e memorizza nel nel IR

5 2 L unità di controllo incrementa il contenuto del registro PC affinché esso identifichi la successiva istruzione da eseguire. Decodifica 3 L unità di controllo esamina l istruzione presente del registro IR e determina le operazioni da svolgere

6 Esecuzione Le unità interessate all esecuzione dell istruzione vengono opportunamente comandate, provvedendo a prelevare eventuali operandi dalla memoria (operazione analoga al prelievo di istruzioni) e a trasferire i risultati nei registri o in memoria. Terminata tale fase l elaborazione riprende ciclicamente con la fase di fetch dell istruzione successiva

7 Schema semplificato dell architettura Esempio : fetch dell istruzione (I) CU ALU RAM 2 PC R 1 IR R1 R2 SP flags R15 controllo dati indirizzi leggi

8 Schema semplificato dell architettura Esempio : fetch dell istruzione (II) UC ALU RAM 3 PC R 1 1 IR SP R1 R2 flags R15 controllo dati indirizzi

9 Es: trasferimento di un dato dalla memoria a un registro 1. Fase fetch: l indirizzo dell istruzione contenuto nel PC è trasferito nel MAR (collegato al bus degli indirizzi) contemporaneamente viene attivato un segnale del bus di controllo per indicare alla memoria l operazione da compiere sulle celle; la cpu incrementa il valore del PC e attende che la memoria termini l operazione 2. La memoria accede alle celle interessate, ne pone il contenuto (istruzione) sul bus dati e quindi tale contenuto è trasferito in MDR. tale istruzione viene quindi trasferita in IR dalla cpu 3. l unita di controllo legge il contenuto di IR effettua la decodifica (supponiamo che nell istruzione vi sia l indirizzo di memoria del dato da leggere e il registro di destinazione)

10 Es: scrittura in memoria del valore contenuto in un registro 1. Fase di fetch analoga alla precedente 2. Lettura memoria analoga alla precedente 3. CU legge IR e identifica che si tratta di un operazione di scrittura di un dato contenuto in un registro della CPU verso un indirizzo di memoria specificato dall istruzione. 4. CU trasferisce : * il dato interno della CPU sul bus dati in MDR, * l indirizzo di memoria (dove il dato dovrà essere memorizzato) sul bus indirizzi in MAR * imposta il segnale di controllo scrivi sul bus di controllo 5. La memoria esegue la scrittura

11 Es: scrittura in memoria del valore contenuto in un registro 4. L unita di controllo inizia l esecuzione: In MAR viene trasferito l indirizzo del dato da leggere e viene attivato il segnale leggi del bus di controllo. La CPU attende che la memoria completi la selezione 5. Il dato viene posto dalla memoria sul bus dati quindi in MDR e successivamente trasferito nel registro destinazione specificato nell istruzione in base alle indicazione dell unità di controllo.

12 Esempio Somma di due elementi: uno contenuto in un registro e l altro in memoria. Il risultato viene iscritto in memoria allo stesso indirizzo del secondo operando

13 Esempio 1. Fase di fetch analoga alla precedente 2. Lettura memoria analoga alla precedente 3. CU analizzando il contenuto del registro IR, identifica che si tratta di un operazione di somma il cui primo operando è già disponibile in un registro mentre il secondo è in memoria a un indirizzo specificato 4. Lettura del secondo operando dalla memoria (COME PRIMA) 5. L unità di controllo comunica alla ALU che si tratta di un operazione di somma il risultato dell operazione viene posto in un registro 6. Scrittura del risultato in memoria (COME PRIMA)

14 N.B. L unità di controllo comanda il funzionamento della CPU tramite l emissione di segnali che realizzano un comportamento ripetitivo (ciclo istruzione) di alternanza fetch-decodifica-esecuzione La fase di esecuzione può essere molto articolata e richiederne a sua volta altre Le varie unità devono operare in modo coordinato anche dal punto di vista della temporizzazione degli eventi. Ciò è ottenuto grazie a un orologio