Capitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

Transcript

1 apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie

2 Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una condizione di stabilità dello stato interno non più di una modifica del simbolo d uscita ingresso i stato presente s s(t+ t) = s*(t) uscita u* = F(i,s) stato futuro s* = G(i,s) t

3 Reti sequenziali asincrone (struttura) ircuito combinatorio ingresso stato presente rete combinatoria ideale τ τ m τ n τ r uscita stato futuro Il ritardo intrinseco del circuito agisce da memoria temporanea : lo stato presente non cambia durante il calcolo dello stato futuro. Il piccolo valore dei ritardi consente di aggiornare lo stato ad ingresso costante on k retroazioni si dispone di 2 k riassunti di storia passata.

4 Il procedimento di sintesi Il procedimento di sintesi di una rete sequenziale asincrona è formato da 5 passi e consente di dedurne lo schema logico dal comportamento: : individuazione del grafo degli stati, 2: definizione della tabella di flusso, 3: codifica degli stati e definizione della tabella delle transizioni, 4: sintesi della parte combinatoria, 5: schema logico.

5 Il procedimento di analisi Il procedimento di analisi di una rete sequenziale asincrona è formato da 5 passi e consente di dedurne il comportamento dallo schema logico: : individuazione delle variabili di stato, 2: analisi della parte combinatoria, 3: individuazione della tabella delle transizioni, 4: studio delle condizioni di stabilità, 5: individuazione della tabella di flusso e del grafo degli stati.

6 RSA: regole di corretto impiego Obiettivo: ottenere un funzionamento corretto per qualsiasi valore dei ritardi presenti sugli anelli di retroazione. urata degli ingressi odifica degli ingressi odifica degli stati Alee statiche...

7 . urata degli ingressi L ingresso può essere modificato solo dopo che la rete ha raggiunto la nuova stabilità i, u i 2, u 2 a i 2, u /u 2 b i 3 i i 2 i 3 a a b b b Il passaggio da una ad un altra condizione di stabilità è detto funzionamento in modo fondamentale

8 2. odifica degli ingressi I segnali d ingresso devono cambiare di valore uno solo alla volta Esempio di situazione d ingresso pericolosa: La codifica dei simboli d ingresso non può essere arbitraria: configurazioni consecutive devono essere adiacenti

9 Possibili malfunzionamenti X X 2 Z A A B A B B A A X X 2 s.p. Z A B X X 2 s.p. Z A X X 2 s.p. Z A

10 3. odifica degli stati odifica degli stati interni Per eliminare a priori la presenza di stati interni spurii, ondizione le configurazioni restrittiva associate ad ogni coppia (stato presente, Vincolo stato futuro) eccessivo devono essere adiacenti Esempio di situazione pericolosa :

11 orse critiche e corse non critiche Segnali in retroazione per cui è stata prevista una modifica contemporanea di valore si trovano in una situazione di corsa: nel circuito i cambiamenti si verificheranno a istanti diversi e con un ordine dettato dai ritardi interni. Una corsa è critica se si possono raggiungere stabilità diverse. I I2 I3 corsa non critica Transizione multipla corsa critica

12 Prevenzione a priori delle corse critiche. Nelle colonne con una sola stabilità si inserisce il simbolo dello stato stabile al posto di eventuali condizioni d indifferenza. 2. Per le sole colonne con più stabilità si traccia il grafo delle adiacenze: ad ogni stato è associato un nodo e ad ogni coppia stato presente - stato futuro un ramo orientato che connette i due nodi corrispondenti. 3. Si sovrappone il grafo ad una mappa per il minimo numero di variabili di stato e si verifica se è possibile assegnare configurazioni adiacenti ad ogni coppia di stati coinvolta in una transizione. 4. Se è impossibile soddisfare tutte i vincoli di adiacenza, si cerca di ridurli ricorrendo a transizioni multiple. 5. Se non ci si riesce, si incrementa il numero delle variabili di stato e si ritorna a 4.

13 Una codifica priva di corse FF- (edge triggered) 2,,, 4,-, 2, 2, 2, Grafo delle adiacenze 2 3 3, 3, 4, 2,- 4 3, 3, 4, 4, 4 3 y /y 2,,,-, 2 y y 2,,,,,,,,- 4 3,,,, Mappa di codifica

14 Una codifica con corse non critiche Riconoscitore della sequenza -- α α, X X 2 α, β,- γ, y /y 2 α β s.p. β γ γ,- γ, -,- α, γ,- γ, β, γ, γ s.f., Z X X 2 X X 2,,,-,,,,-,,,-,,,- --,-,-, y y 2,,,, y y 2,,,,, --,- --,-, --,- --,- --,- --,-

15 Prevenzione di corse critiche: transizioni multiple B A B B B A A I3 I2 I B A B B B A A A B A B A

16 Transizioni multiple A B A B I I2 I3 A A B - A A B B B B B A A A B B

17 4. Alee statiche -latch a b a, b, a, b, a,- b,- b, a,,- y a b,,,,,-,, Z = y Y,Z Y = + y Y y a b stato presente y stato futuro Y Y = + y + y operture ridondanti - Per evitare a priori le alee statiche, ogni coppia di celle adiacenti da coprire deve essere racchiusa in un RR (anche gli eventuali RR ridondanti devono avere dimensione massima).

18 Sintesi

19 x RSA z omportamento: z cambia di valore ad ogni fronte di salita di x Lampada da tavolo x z ivisore x2 della frequenza di un segnale periodico x z T 2T

20 : Grafo degli stati x, z,,,, α,- β,,- γ δ, Stabilità - Ogni stato è stabile per l ingresso che lo genera. Indifferenza sull uscita - La modifica di uscita può avvenire già durante la transizione oppure, indifferentemente, essere differita al raggiungimento della stabilità.

21 2: Tabella di flusso x stato α α, β,- β γ, β, γ γ, δ,- δ α, δ, ONTROLLI FORMALI. In ogni riga ci deve essere almeno una condizione di stabilità. 2. In ogni colonna si deve raggiungere sempre una stabilità. 3. Le situazioni di instabilità devono indicare uno stato futuro stabile nella colonna (assenza di transizioni multiple).

22 3: Tabella delle transizioni y y 2 α odifica degli stati - A stati consecutivi (stato presente e futuro) si devono assegnare configurazioni adiacenti. β δ γ Grafo delle adiacenze e mappa di codifica x y,y 2 α:,,- β:,, γ:,,- δ:,, Y Y 2, z

23 4: Espressioni Ipotesi: si desiderano reti minime di tipo SP x y y 2 x y y 2 x y y Y = x.y 2 + x.y + y 2.y Y 2 = x.y 2 + x.y + y 2.y z = y 2 operture ridondanti per evitare a priori il pericolo di alee statiche

24 5: Schema logico x x.y Y = x.y 2 + x.y + y 2.y Y 2 = x.y 2 + x.y + y 2.y z = y 2 y 2.y Y x.y 2 Fan-out > x.y Y 2 z y 2.y

25 Grafi primitivi e non primitivi

26 Grafo primitivo Grafo degli stati primitivo Grafo in cui ogni stato è stabile per una ed una sola configurazione d ingresso. Per individuare le esigenze di stati interni poste dalla specifica di comportamento è spesso utile iniziare il progetto con un grafo primitivo. i norma il grafo primitivo non ha il minimo numero possibile di stati interni Nota la tabella di flusso primitiva (una sola stabilità per riga), è abbastanza agevole individuare l automa minimo

27 X X 2 RSA Z omportamento: riconoscitore della sequenza di ingresso X X 2 = -- (i segnali di ingresso non cambiano mai contemporaneamente). X X 2 X X 2 A, B,, A, B,,, E, F,, Grafo primitivo 6 stati Grafo non primitivo 4 stati

28 Tabella delle transizioni, mappe e espressioni x x 2,,,-,,,-,, y y 2,,,,, --,- --,-, - - Y Y 2,z,, Y = x x 2 + x x 2 y 2 + x y + x 2 y Y Y 2 l uno o l altro? entrambi! Y 2 = x + x 2 y 2 z = x x 2 y + x 2 y autoinizializzazione - -

29 Analisi

30 Una PLA con due retroazioni (&2) x x2 Y = x2 y2+xy2+x x2y Y2 = x2 y2+xy2+x x2y z = y Y2 y2 Y y z

31 Una PLA con due retroazioni (3) Y = x 2 y 2 +x y 2 +x x 2 y Y 2 = x 2 y 2 +x y 2 +x x 2 y z = y y y 2 x x 2 2 y y x x 2 Y Y 2 Eliminazione alee statiche: y y 2 in Y, y y 2 in Y 2

32 Una PLA con due retroazioni (4&5) xx2 yy2 A A, B, A, A, B,- B,,- -,-,,,, A,-, A,- -,- Funziona in modo xx2 fondamentale yy2,,,,,,,,,,,,,,,, Non ci sono corse critiche Modello di Mealy z cambia valore ad ogni ingresso preceduto da A B Modello di Moore

33 Una rete asincrona con 2 retroazioni. x x2 y y2 z Y Y = (x y2) (x y) (x2 y) = x.y2 + x.y+ x2.y Y2 Y2 = (x2 y ) (x y y2) = x2.y + x.y.y2 z = x.x2.y.y2

34 Y = x.y2 + x.y+ x2.y Y2 = x2.y + x.y.y2 z = x.x2.y.y2 y y 2 y y 2 y y 2 Y Y2 z orsa non critica Stato instabile xx2 yy2,,,,,,,,,,,,,,,, YY2,z

35 . e tre soli stati interni A B xx2 yy2,,,,,,,,,,,,,,,, YY2,z xx2 yy2 =A A, B,-, A, =B A,- B,,- -,- = A,,,,

36 Un circuito con troppe retroazioni xx2 yy2 =A A, A, B,-,-- =B -,-- A,- B,,- = A,--,,, Le righe A e B possono essere sostituite da una sola riga AB xx2 yy2,,,,,,,,,,,,,,,, xx2 yy2 AB=a a, a, a, - a,--,,,

37 Memorie binarie

38 Memorie binarie Scrivi uno Memorizza Scrivi zero bit Q Q osa scrivere e quando scrivere sequenza d ingresso Latch SR -Latch Flip-Flop complessità strutturale Semplicità d uso

39 Latch SR

40 Grafo degli stati comando di set comando di reset S Q R bit in memoria S R Q Q 2 SR A, B, tempo SR

41 3 Tabella di flusso, tabella delle transizioni, equazioni caratteristiche SR s.p. A A, A, -,- B,- B B, A,- -,- B, s.f.,q SR y A,, -,-,- B,,- -,-, y y SR - - Y = S + R. y SR - - Y,Q Q = y Y = R. (S + y)

42 4 Schemi logici S R Y Q S R Q y Y = S + R. y = S (R y) Q = y S Q t w >2t p S R Q R

43 4 Schemi logici R S Y Q R S Q y Y = R. (S + y) = R (S y) Q = y R t w >2t p Q R S Q S

44 S R Q Q Uscite complementari SR y A,, -,-,- S R Y Q B,,- -,-, Y,Q y Y = S + R. y Q = y S Q y SR,,,, X,,,, R X = R y = R + y = Q Y,QX

45 -Latch

46 ... Tabella delle transizioni, espressioni y,,,,-,,,,- Y,Q Y = + y + y Q = y Y = + y ( + ) = ( ) (y ( )) y Y y

47 Schema logico Y y 3 Q campionamento S Q 4 2 R Q memorizzazione

48 Flip-Flop

49 ... Tabella di flusso minima a {A,E,G} c {,} b {A,B} d {,F,H} α {A,E,G} {A,B} β {B} 2 {E,G} γ {} 3 {,} δ {,F,H} a b a/b, a/b, b, b, a, d,- a, a, 4 {F,H} c c, c/d, d, a,- d c, c/d, d, d, α α, β, α, α,,, 4,- 2, β α, β, -,- δ,- 2,, 2, 2, γ γ, δ, α,- -,- 3 3, 3, 4, 2,- δ γ, δ, δ, δ, 4 3, 3, 4, 4,

50 Grafo delle adiacenze, mappa di codifica, tabella delle transizioni, espressioni α β α y 2 β γ δ,,,,,,,- --,- y y 2,,,,,, --,-,- Y Y 2,Q y γ δ Q = y Y = y 2 + y + y y 2 Y 2 = + y 2 + y 2 = ( y 2 ) (y ( y 2 )) = ( ) (y 2 ( ))

51 Schema logico Y = ( y 2 ) (y ( y 2 )) Y 2 = ( ) (y 2 ( )) Y 2 y Y Q = y y

52 Schema logico 3 3 Q Q Q Q Q Q Q Flip-Flop Master-Slave -Latch Master -Latch Slave

53 Il Flip-Flop Master-Slave M Q M S Q S Q M Q M S Q S Q Q M Q S campionamento memorizzazione

54 Il Flip-Flop Master-Slave M Q M S Q S Q M Q M S Q S Q t su t h Q M Q S

55 Il clock a due fasi M Q M S Q S Q Φ M Q M Φ 2 S Q S Q Φ Φ 2 Q M Q S

56 Il flip-flop Edge-Triggered comandi asincroni: lear (LR = ) Q = Preset (PRE = ) Q =

57 Lo schema logico secondo il modello di riferimento rete combinatoria di uscita Q (LK) 5 6 rete combinatoria di aggiornamento dello stato Q = y Y = y 2 (y y 3 ) Y 2 = (y 2 ( y 3 )) Y 3 = y 2 ( y 3 ) y Y y 2 Y 2 y 3 Y 3

58 Tabella delle transizioni Q = y Espressioni SP Espressioni Y = y 2 (y y 3 ) Y 2 = (y 2 ( y 3 )) Y 3 = y 2 ( y 3 ) Y = y 2 + y y 3 Y 2 = + y 2 ( + y 3 ) Y 3 = + y 2 + y 3 y y 2 y 3,,,,,,,, stati stabili,,,,,,,,,,,,,,,,,,,,,,,, Y Y 2 Y 3,Q transizioni dirette instabili multiple

59 Tabella di flusso, grafo degli stati y y 2 y 3,,,,,,,,,,,,,,,,,,,,,,,, Y Y 2 Y 3,Q,,,,,,,, 2 3 4,, 4,- 2,,, 2, 2, 3, 3, 4, 2,- 3, 3, 4, 4, =- -, 4, stati transizioni stabili dirette 2 3 instabili multiple , 3, - -

60 I tempi di set-up, di hold e di risposta Q Fronte del clock Segnale set-up hold Segnale Q risposta