Memory TREE. Luigi Zeni DII-SUN Fondamenti di Elettronica Digitale

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1 Memory TREE

2 Mercato delle memorie non-volatili

3 Organizzazione della memoria Row Address 1 2 M Row D e c o d e r M 2 rows 1 Bitline One Storage Cell Cell Array Wordline Row Decoder 2 M 1 2 N Sense Amplifiers N 2 columns Column Decoder Column Address 1 2 N Read/write Circuit Data In Data Out Le memorie hanno una struttura a matrice di celle indirizzabili mediante reti di decodifica per gli indirizzi di riga e di colonna

4 Latch come elemento di memoria v I v o 1 2 v I (a) (b) v o Si utilizza per realizzare memorie RAM statiche, cioè memorie che conservano l informazione finchè è presente la tensione di alimentazione

5 Punti di lavoro del latch 6 v o Stabile V OH 4 v o = vi Instabile 2 Stabile V OL v I I due punti di lavoro stabili rappresentano 0 e 1 Il punto di lavoro instabile è utilizzato per gli amplificatori di lettura

6 Cella di memoria RAM con latch Wordline M A1 M A2 D = D 1 D 2 = D M A1 e M A2 sono detti transistori di accesso

7 RAM statica NMOS a 6 transistori (6-T) V DD Wordline D 1 D 2 M A1 M A2

8 RAM statica CMOS a 6 transistori V DD Wordline D 1 D 2 M A1 M A2

9 Lettura di uno 0 nella cella 6-T 1.5 V 1.5 V WL +3 V WL M P1 M P2 0 V 3 V C D 1 D 2 M A1 M N1 M N2 M A2 C Amplificatore di lettura Precarica

10 Lettura di uno 0 nella cella 6-T +1.5 V M P1 off +3 V M P V Transitorio i 1 +3 V WL +3 V G G Notare la posizione di Drain e Source dei transistori di accesso D M A1 S D 1 D 2 D M A2 S 0 V 3 V i 2 M N1 M N2 off 0 V +3 V +3 V +3 V +3 V M P1 M P2 Fine lettura C M A1 0 V 3 V D D 1 2 M A2 C M N1 M N2 Luigi Zeni DII-SUN

11 Lettura di uno 0 nella cella 6-T 3.0V V 3.0V 2.0V 2.0V V o l1.0v t a g e 1.0V D 2 Wordline D 1 Wordline Precarica Precharge D1 0V D 2 0V 0s 5ns 10ns 15ns 20ns 25ns t Evoluzione delle tensioni Tempo di lettura circa 20ns 0s 5ns 10ns 15ns 20ns 25ns Time

12 Lettura di un 1 nella cella 6-T 1.5 V 1.5 V +3 V +3 V +3 V M P1 M P2 G G S D 3 V 0 V S D i 1 D 1 D 2 i 2 C M A1 M N1 M N2 M A2 C Notare la posizione di Drain e Source dei transistori di accesso

13 Scrittura di uno 0 nella cella 6-T contenente 0 0 V +3 V WL WL +3 V M P1 M P2 0 V 3 V i 1 D 1 D2 i 2 C M A1 M N1 M N2 M A2 C Le bitline vengono precaricate al valore da scrivere L accensione dei transistori di accesso non produce alcun effetto

14 Scrittura di uno 0 nella cella 6-T contenente 1 0 V +3 V +3 V +3 V +3 V M P1 MP2 3 V 0 V i 1 D 1 D 2 i 2 C M A1 M N1 M N2 M A2 C Le bitline vengono precaricate al valore da scrivere L accensione dei transistori di accesso produce l abbassamento della tensione su D 1 e l innalzamento della tensione su D 2 fino a forzare il latch a cambiare stato

15 Scrittura di uno 0 nella cella 6-T contenente 1 4.0V V 2.0V WL D 2 0V D 1 0s 5ns 10ns 15ns t Evoluzione delle tensioni Tempo di scrittura circa 10ns La scrittura è più veloce della lettura perché le tensioni sulle bitline, che presentano una elevata capacità, non devono cambiare durante l operazione

16 Cella di memoria dinamica a un solo transistore (1-T DRAM) Bitline Wordline M A C C C L informazione è immagazzinata nel condensatore C C A causa delle inevitabili perdite di carica l informazione deve essere ripristinata continuamente (cicli di refresh) Alta densità di integrazione

17 Scrittura nella cella 1-T G +3V M A 0 V i C S D i C V C Scrittura di uno 0 C C V C = 0 M A G +3 V +3 V i C D S i C V C Scrittura di un 1 C C V C = V - V TN

18 Lettura nella cella 1-T Le operazioni sono: Precarica della bitline a V DD o V DD /2 Attivazione dell amplificatore di lettura Abilitazione del transistore di accesso (wordline) Dopo l abilitazione del transistore di accesso avviene la ridistribuzione della carica tra le due capacità C C e C (C C << C ) La carica totale resta costante durante la lettura Dopo la lettura l informazione viene perduta e va ripristinata

19 Lettura nella cella 1-T M A R on + V - C C C + V C - V F + - C V F + - C C + V F - (a) (b) Q Q iniziale finale C C V C C C C V F V C V F V C V F V C V C C C C V C C CC C C V C V VC V C 1 C L amplificatore di lettura sente il segno di V e rende disponibile sulla bitline il valore logico contenuto nella cella C

20 Realizzazione degli amplificatori di lettura Wordline D Cella di memoria D 1 2 M A1 M A2 Amplificatore di lettura M PC Precarica Abilitando il transistore di precarica si forzano entrambi gli invertitori a lavorare con la tensione di ingresso uguale a quella di uscita A seconda del valore di K R si ottengono sulle bitline valori di tensione intermedi fra 0 e V DD forzando il latch nel punto di lavoro instabile

21 Dinamica della lettura da una cella 1-T Wordline C M AC C C C Dopo lo spegnimento di M PC la tensione viene mantenuta dalla capacità delle bitline fino all inizio del processo di ridistribuzione della carica Amplificatore di lettura 4.0V M PC Precarica V Precarica Wordline 2.0V Trasferimento di carica lento Tensione su C C 0V 0s 5ns 10ns 15ns 20ns 25ns t

22 Decodificatore di indirizzo in logica DOMINO CMOS A 2 A 1 A 0 Clock Clock + Row NMOS Transistor

23 Struttura di una memoria ROM in logica NMOS V DD W 0 W 1 Parola Dato W W W W W 2 W 3 B B B B

24 Struttura di una memoria ROM in logica DOMINO CMOS Clock Clock V DD W 0 W 1 W 2 W 3 W 4 W 5 B 0 V DD B 1 V DD B 2 V DD B 3 V DD B 4 V DD B 5 V DD B 6 V DD B 7 NMOS Transistor

25 FLIP-FLOP RS con porte NOR in tecnologia CMOS R Q S Q Tabella di verità R S Q Q

26 FLIP-FLOP RS con porte NOR in tecnologia CMOS V DD V DD V DD Q _ Q R S Implementazione circuitale

27 FLIP-FLOP D C Q D 1 C C Q 2 C Clock alto la porta 1 conduce e la porta 2 è interdetta: il dato viene trasferito Clock basso la porta 1 è interdetta e la porta 2 conduce: il dato viene memorizzato

28 Memorie Flash: Applicazioni emergenti

29 Memory card

30 Struttura delle memory card

31 Celle di memoria Flash I parametri che determinano la qualità e l affidabilità di una memoria non volatile sono: Resistenza, cioè la capacità di mantenere l'informazione immagazzinata dopo numerosi cicli di lettura, programmazione o cancellazione. Ritenzione, cioè la capacità di mantenere l'informazione immagazzinata per lungo tempo.

32 Struttura delle memorie Flash l elemento base è il transistore MOS a fluttuante la programmazione e la cancellazione avvengono in modo elettrico non è presente il transistore di selezione la cancellazione avviene per settori gate

33 Transistore a gate fluttuante la tensione di soglia VTH dei transistori MOS dipende dalla carica presente tra il gate e il canale immagazzinando nel gate fluttuante una carica di segno uguale a quella dei portatori del canale la formazione del canale viene ostacolata

34 Celle di memoria Flash Immagine al microscopio elettronico a scansione che mostra la sezione delle celle di memoria in tecnologia Flash da 0,18 µm.

35 Classificazione Le memorie Flash possono essere classificate in due categorie rispetto alle loro applicazioni: 1. applicazioni EPROM like: telecom, automotive, hard disk drivers, printers, PC BIOS: memorie a bassa e alta densità; requisiti di mercato: velocità, basso consumo, bassa tensione di alimentazione, densità e massimo numero di cicli. 2. mass storage applications: multimedia, miniaturized cards, solid state disk.; requisiti di mercato: costo, densità, numero di cicli, basso consumo e velocità. Applicazioni diverse necessitano di architetture diverse: l organizzazione del dispositivo dipende dall architettura dell array: NOR, NAND

36 Architettura La scelta dell architettura dell array concerne: DIMENSIONI DEI SETTORI ALIMENTAZIONE PRESTAZIONI IN LETTURA PRESTAZIONI IN PROGRAMMAZIONE E CANCELLAZIONE MASSIMO NUMERO DI CICLI (P/E) COMPLESSITÀ DEL PROCESSO DI FABBRICAZIONE DIMENSIONI DELLA MEMORIA (COSTO)

37 NOR - NAND 1. NOR Flash: simile alla EPROM, è la più diffusa; ha molteplici applicazioni che richiedono medio-bassa densità; 2. NAND Flash: simile alla NOR, differisce per l accesso ai dati nella matrice: all interno dell array le celle sono organizzate in piccole catene seriali (8 bit, il drain di una cella è collegato al source della cella successiva); il nome NAND deriva dal modo in cui viene letta la cella; la lettura del singolo dato è seriale, per cui il tempo di accesso è molto lento: questo tipo di architettura non è adatto per applicazioni che richiedono un accesso veloce.

38 Programmazione e cancellazione Programmazione: Iniezione di elettroni caldi dal canale Tunneling Fowler-Nordheim (FN) Cancellazione: tunneling FN radiazione ultravioletta Esempio di tensioni applicate per la programmazione: VD = 5 V VG = 10 V VS = 0 V VB = 0 V Esempio di tensioni applicate per la cancellazione: VD = fluttuante VG = -8 V VS = 5 V VB = 5 V

39 Programmazione della cella INIEZIONE DI ELETTRONI CALDI DI CANALE Valori tipici delle tensioni applicate: VD = 5 V, VG = 10 V, VS = VB = 0 V Massima corrente di canale: 500 µa Gli elettroni che attraversano il canale acquistano energia dal campo elettrico longitudinale E L e la cedono al reticolo cristallino a causa degli urti. Se E L è basso gli elettroni raggiungono l equilibrio termodinamico col reticolo perdendo tanta energia quanta ne acquistano. Se E L è superiore a 100 kv/cm alcuni elettroni acquistano una energia superiore alla barriera di potenziale dell ossido e riescono a saltare nel gate fluttuante deviati da un campo trasversale E T.

40 Programmazione della cella TUNNELING Fowler-Nordheim Valori tipici delle tensioni applicate: D e S fluttuanti, VG = V, VB = 0 V L ossido che isola il gate fluttuante realizza una barriera di potenziale che garantisce una bassa probabilità di attraversamento da parte degli elettroni. Applicando una tensione ai capi dell ossido si modifica la forma della barriera e si aumenta la probabilità di attraversamento fino alla formazione di una corrente.

41 Cancellazione della cella TUNNELING Fowler-Nordheim Valori tipici delle tensioni applicate: D fluttuante, VG = 8 V, VS = VB = 5 V L estrazione della carica dal gate fluttuante può avvenire in maniera elettrica solo per tunneling FN. Applicando una tensione negativa al gate di controllo si estraggono gli elettroni intrappolati dalla barriera di potenziale.

42 Programmazione e cancellazione INIEZIONE DI ELETTRONI VANTAGGI CALDI DI CANALE veloce, affidabile, poco sensibile alle variazioni dei parametri di processo SVANTAGGI richiede l erogazione di una corrente elevata (500 µa) VANTAGGI TUNNELING Fowler-Nordheim richiede un basso valore di corrente sia per la programmazione che per la cancellazione (1 µa), questo permette di agire su molte celle contemporaneamente SVANTAGGI richiede l applicazione di tensioni elevate e questo può ridurre l affidabilità della memoria; inoltre è sensibile alle variazioni dei parametri di processo.

43 Lettura

44 Lettura differenziale

45 Procedura di lettura di una cella di memoria L indirizzo è acquisito dai buffer di ingresso, che pilotano i circuiti di decodifica, formati da predecoder e decoder, che applicano simultaneamente alle celle indirizzate le tensioni per leggere la cella. Per identificare il contenuto della cella, si confronta la corrente dalla cella indirizzata con quella di una cella di riferimento, differential sensing: le correnti sono convertite in tensione (usando dei MOS come carico) e sono poi confrontate tramite un amplificatore differenziale. Se la cella è programmata (cancellata/vergine) la tensione in uscita dalla matrice è maggiore (minore) di quella di riferimento.

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