Capitolo 5 Struttura di base del processore

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1 Capitolo 5 Struttura di base del processore 5.1. Il periodo di clock deve ospitare tutti i ritardi di propagazione più il tempo di impostazione per i registri. a. Minimo periodo di clock = = 720 ps. b. Minimo periodo di clock = = 320 ps I registri sono sempre abilitati per far passare i dati da uno stadio a quello successivo. L informazione disponibile all ingresso di un registro è caricata nel registro alla fine del ciclo di clock. Quando una nuova istruzione viene caricata nel registro d istruzione al passo 1, i contenuti dei registri selezionati dai bit IR e IR vengono caricati nei registri RA e RB, rispettivamente, alla fine del passo 2. Prima di ciò, i contenuti di questi registri sono determinati dall istruzione precedente. Passo RA RB RZ RM RY 1 * * * * * 2 * * * * * * * * * Sapere dove sono i campi dei registri nelle istruzioni rende possibile all hardware del processore leggere i registri sorgente prima di decodificare l istruzione. Questo è il motivo per cui è possibile leggere i registri sorgenti al passo 2 della Figura 5.11, per esempio I contenuti dei registri sono letti al passo 2 e caricati nei registri interstadi al termine di tale periodo di clock. Passo RA RB RZ RY R * * * Il risultato dell operazione viene caricato in R4 alla fine del passo 5. Passo PC R4 RA RM RZ RY 1 37C * * * * 2 37C * * * C * * * 4 37C B * 5 37C B C B

2 5.6. Se x 3 = 0 e y 3 = 1, allora X è maggiore di Y. Se x 3 = 0 e y 3 = 0, confrontare i bit rimanenti come per i numeri senza segno. Se x 3 = 1 e y 3 = 1, confrontare i bit rimanenti come per i numeri senza segno, ma con i valori dei singoli bit complementati. Pertanto, le espressioni logiche per le tre uscite possono essere scritte come segue: XGY = x 3 y 3 + x 3 y 3 (x 2 y 2 + (x 2 y 2 ) (x 1 y 1 + (x 1 y 1 )x 0 y 0 )) + x 3 y 3 (x 2 y 2 + (x 2 y 2 ) (x 1 y 1 + (x 1 y 1 )x 0 y 0 )) XEY = (x 2 y 2 ) (x 1 y 1 ) (x 0 y 0 ) XLY = XGY + XEY 5.7. Il registro LINK deve essere letto nel passo 2 di un istruzione di rientro da sottoprogramma, prima che l istruzione sia decodificata. L indirizzo LINK viene posto nei bit IR poiché il processore legge sempre il registro identificato da questi bit nel passo 2, senza attendere la fine della decodifica dell istruzione Un istruzione di rientro da interruzione ripristina il contenuto del PC allo stesso modo dell istruzione di rientro da sottoprogramma nel Problema risolto 5.4, ma usando il registro IRA al posto del registro LINK. Essa inoltre deve ripristinare il contenuto di PS dal registro IPS. I passi di esecuzione sono: 1. Indirizzo di memoria [PC], Lettura da memoria, Attesa di MFC, IR Dati dalla memoria, PC [PC] Decodifica istruzione, RA [IRA] 3. PC [RA], PS [IPS] 4. Nessuna azione 5. Nessuna azione 5.9. Se gli indirizzi dei registri non fossero nelle stesse locazioni di bit per tutte le istruzioni, il processore dovrebbe decodificare l istruzione, almeno in parte, prima di essere in grado di leggerne i registri sorgenti. Questi dovrebbero allora essere letti al passo 3, aggiungendo un passo alla sequenza di esecuzione. Al fine di mantenere una sequenza di esecuzione di cinque cicli, si può estendere il ciclo di clock per permettere al processore di leggere i registri sorgenti alla fine del passo 2, dopo che l istruzione sia stata sufficientemente decodificata per determinare dove sono gli indirizzi dei registri in IR. Con questa modifica si può usare una sequenza di esecuzione a 5 passi. Un alternativa è quella di posporre la lettura dei registri sorgenti al passo 3, e di inviare i loro contenuti direttamente all ALU. I registri RA e RB non sarebbero necessari in questo caso. Il ciclo di clock deve essere sufficientemente lungo per ospitare un accesso ai registri più un operazione dell ALU. Si noti che l accesso ai registri può iniziare verso la fine del ciclo 2, non appena la decodifica dell istruzione identifichi la posizione degli indirizzi dei registri in IR. Quale di queste due alternative sia preferibile dipende da dettagli di progettazione e dai ritardi associati Si assuma che il modo in cui si estende l operando immediato sia determinato da un ingresso di controllo detto SE. L operando è esteso con segno quando SE = 1, altrimenti viene esteso con zeri. L uscita Imm 31 0 per il blocco Immediato può essere ottenuta come segue. Imm 0 = IR 6, Imm 1 = IR 7,..., Imm 15 = IR 21 Imm 16 = SE IR 21, Imm 17 = SE IR 21,..., Imm 31 = SE IR 21 2

3 5.11. Si assuma che le istruzioni di salto siano eseguite in cinque passi, sebbene non sia necessaria alcuna azione nei passi 4 e 5. a. Frequenza d esecuzione = /5 = 200 milioni di istruzioni al secondo. b. In media, il prelievo dell istruzione richiede 0, 9 + 0, 1 4 = 1, 3 cicli. Tutte le istruzioni, eccetto Load e Store, richiedono altri quattro cicli per l esecuzione. Le istruzioni Load e Store richiedono due cicli ulteriori, in media. Tempo di completamento medio = 1, 3 + (0, 2 + 0, 5) 4 + (0, 2 + 0, 1) 6 = 5, 9 cicli. Frequenza d esecuzione = 10 9 /5, 9 = 169, 5 milioni di istruzioni al secondo Le istruzioni di calcolo, che costituiscono il 50% delle istruzioni, sono completate in quattro cicli di clock. Frequenza d esecuzione = 10 9 /(0, , 5 4) = 222, 2 milioni di istruzioni al secondo Il contatore di programma incrementato [PC]+4 è disponibile nel passo 2 e la posizione dello spiazzamento di salto nell istruzione è nota. Quindi si può calcolare il valore aggiornato del PC, [PC] + spiazzamento di salto, al passo 2 nel caso in cui l istruzione decodificata risulti essere un istruzione di salto. Naturalmente, il valore aggiornato non deve essere caricato nel PC finché la condizione di salto non sia stata valutata. La condizione di salto può essere valutata nel passo 2 fornendo le due uscite del banco dei registri direttamente al comparatore. L uscita del comparatore può essere quindi usata per caricare l indirizzo di destinazione del salto nel PC alla fine del passo 2. In questo caso, tre azioni vengono eseguite in sequenza: lettura del banco dei registri, confronto di due operandi e caricamento del PC. Il periodo di clock deve essere sufficientemente lungo per consentire il completamento di queste tre azioni Valori diversi per l uscita del blocco Immediato, Imm 31 0, vengono selezionati dall ingresso di controllo Extend in Figura Si possono usare dei multiplatori per selezionare i valori di campi di bit differenti come mostrato nella figura sottostante. Le selezioni 0, 1 e 2 corrispondono ai casi a, b e c, rispettivamente Il modo di indirizzamento con autoincremento significa che il contenuto del registro R5 è incrementato di 4 dopo essere stato usato per leggere l operando in memoria. Entrambi, il valore aggiornato del registro R5 e l operando letto dalla memoria, devono essere scritti nel banco dei registri. Questo non è possibile nell organizzazione hardware in Figura Il blocco Immediato in Figura 5.9 realizza i vari modi in cui si usa il dato immediato in IR da varie istruzioni. Per l istruzione OrHigh, il blocco Immediato deve spostare il dato immediato alle posizioni alte dei bit della sua parola di uscita, Imm, come segue: Imm = IR 21 6, Imm 15 0 = 0 Dopo aver prelevato l istruzione: OrHigh Ri, #Valore, i passi di esecuzione sono: 2. Decodifica Istruzione, RA Ri 3. RZ [RA] OR Imm 4. RY [RZ] 5. Ri [RY] 3

4 5.17. Il PC viene incrementato nel ciclo di clock in cui si asserisce MFC. Passo Ciclo MFC PC Per un istruzione MoveControl Ri, IPS, i passi di esecuzione sono: 3. Nessuna azione 4. RY [IPS] 5. Ri [RY] Per un istruzione MoveControl IPS, Ri: 2. RA [Ri] 3. IPS [RA] 4. Nessuna azione 5. Nessuna azione L esecuzione di questa istruzione Subtract richiede la seguente sequenza di azioni da eseguire: Leggere il valore LOC dalla seconda parola dell istruzione e porla in un registro temporaneo. Leggere la parola alla locazione LOC in memoria. Eseguire l operazione di sottrazione. Memorizzare il risultato nella locazione LOC. L hardware di Figura 5.8 realizza un processore in cui tutte le istruzioni sono prelevate ed eseguite in cinque passi, e ogni passo viene eseguito in un solo stadio. La sequenza dei passi di esecuzione è definita dalle interconnessioni hardware. Le azioni di cui sopra non seguono la sequenza predefinita. Non è così per la Figura 5.22, che consente ai dati di essere trasferiti da qualsiasi unità a qualsiasi altra unità in qualsiasi momento, come richiesto dall istruzione in esecuzione. Inoltre, il numero di passi può essere grande quanto è necessario Si supponga che il decodificatore di istruzioni generi i seguenti segnali, uno dei quali è impostato a 1 per identificare l operazione che viene eseguita. Rgr Imd Mem Sbr Tutte le istruzioni da registro a registro Istruzioni che usano dati immediati Istruzioni Load e Store Istruzioni di chiamata a sottoprogramma Si supponga che i due bit di C selettore siano C selettore 0 e C selettore 1. Questi segnali di controllo selezionano il registro di destinazione dell istruzione. Essi devono essere fissati a 01 per le istruzioni Rgr, 10 per le istruzioni di chiamata a sottoprogramma, e negli altri casi 00. Questo porta a C selettore 0 = Rgr, C selettore 1 = Sbr MA selettore seleziona il registro Z come sorgente dell indirizzo di memoria, ma solo durante il passo 4 (T4). Seleziona il PC in altri momenti. MA selettore = T4 4

5 Y selettore deve essere pari a 1 per le istruzioni Load, 2 per le istruzioni di chiamata a sottoprogramma, e 0 altrimenti. Y selettore 0 = Mem, Y selettore 1 = Sbr Si noti che quando un unità non è in uso, l impostazione dei suoi segnali di controllo è irrilevante. È un valore di indifferenza ( don t care ) nella tabella di verità di quel segnale. Per esempio, si usa MuxY solo nel passo 5. La selezione che fa in altri momenti è irrilevante. Quindi, non vi è alcuna necessità di includere T5 nelle espressioni logiche per Y selettore Il segnale WMFC identifica un passo in cui viene lanciato un comando di lettura di memoria o di scrittura in memoria. In questi passi, l incremento del contatore deve essere differito fino a quando il segnale MFC viene asserito Il PC è abilitato al passo 1, quando si preleva un istruzione dalla memoria. Se l istruzione non viene trovata nella cache e deve essere letta dalla memoria principale, questo passo richiederà parecchi cicli di clock. Senza il segnale MFC, il PC verrebbe erroneamente incrementato a ogni ciclo MuxPC seleziona RA al passo 3 (T3) di un istruzione Call Register, negli altri casi seleziona l uscita del sommatore. MuxINC seleziona il valore immediato al passo 3, per il suo uso in istruzioni di salto. PC selettore INC selettore = T3 Call Register = T a. L indirizzo iniziale di una microroutine viene generato come risultato della decodifica di un istruzione. I ritardi dovuti ai passi in Figura 5.26 sono riportati nella seguente tabella. Si suppone che l incremento del PC richieda meno tempo rispetto alla lettura di una parola dalla cache. b. Ciclo di clock minimo = 3,7 ns. Passo Ritardo componenti Tempo minimo 1 1,5 + 1,7 3,2 2 1,5 + 2,1 3,6 3 1,5 + 1,7 3,2 4 1,5 + 2,2 3,7 5 1,5 + 1,7 3,2 6 1,5 + 2,2 3,7 7 1,5 + 1,7 3, Le azioni necessarie dopo la decodifica dell istruzione sono: 3. Indirizzo di memoria [R5], Lettura dalla memoria, Attesa di MFC, Temp1 dati dalla memoria 4. R5 [R5] R3 [Temp1] Supporre che l istruzione Call-Register R5, R7 chiami una subroutine il cui indirizzo è fornito nel registro R5 e memorizzi l indirizzo di rientro su una pila puntata da R7. Dopo la lettura e decodifica dell istruzione, si rendono necessarie le seguenti azioni. 3. Temp1 [PC] PC [R5] R7 [R7] Indirizzo di memoria [R7], Dati in memoria [Temp1], Scrittura della memoria, Attesa per MFC 5