Progetto di una Slot Machine da sala scommesse implementata in VHDL e C# Andrea Manganaro Elio Romanelli

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1 Progetto di una Slot Machine da sala scommesse implementata in VHDL e C# Andrea Manganaro Elio Romanelli

2 Regolamentazioni AAMS Descrizione del progetto GAMEGAME RANDOM RANDOM GAME GAME 2 FINALFINAL TRASCODIFICA Strumenti utilizzati

3 Grafico TOTALE(VHDL):

4 Entità SLOT MACHINE (VHDL):

5 Combinazione vincite (C#):

6 Entità SLOT MACHINE (C#):

7 Conversione valori (C#): // Conformazione Rulli di Default int[] R1 = new int[8] { 6, 5, 4, 4, 3, 2, 2, 1 }; int[] R2 = new int[8] { 6, 5, 4, 3, 3, 2, 2, 1 }; int[] R3 = new int[8] { 6, 5, 4, 3, 3, 2, 2, 1 }; // Put random pictures in display picbandit1.image = choices[r1[r1]].image; picbandit2.image = choices[r2[r2]].image; picbandit3.image = choices[r3[r3]].image; private void timstop1_tick(object sender, EventArgs e) { // Stop spinning of first display timstop1.enabled = false; final[1] = R1[r1]; picbandit1.image = choices[final[1]].image; picbandit1.refresh(); }

8 Combinazione vincite (C#): if (final[1] == dragon && final[2] == dragon && final[3] == dragon) { winnings = 50; gotospin = 0; jackpot.play(); } if (final[1] == hero && final[2] == hero && final[3] == hero) { winnings = 30; gotospin = 0; jackpot.play(); }

9 Bonus(C#): int[] Bonus = new int[3] { 100, 50, 10 }; if (final[1] == star && final[2] == star && final[3] == star) { MessageBox.Show("BONUS"); button2.visible = true; button3.visible = true; button4.visible = true; Hold1.Visible = false; Hold2.Visible = false; Hold3.Visible = false; spin++; }

10 Modulo TRASCODIFICA (C#): if (winnings > 0 && spin == 1 && gotospin==0) { Hold1.Visible = false; Hold2.Visible = false; Hold3.Visible = false; button1.visible = true; winnings = 0; spin++; gotospin = 1; } if (winnings >= 0 && spin == 0) { spin = 2; a = 0; b = 0; winnings = 0; }

11 Modulo GAME (VHDL):

12 Modulo TRASCODIFICA (VHDL): T:=CONV_INTEGER(Credit); if T=0 then Dd:=0; Du:=63; elsif T=1 then Dd:=0; Du:=9; elsif T=2 then Dd:=0; Du:=94; elsif T=3 then Dd:=0; Du:=91; elsif T=4 then Dd:=0; Du:=105;

13 Modulo RANDOM(VHDL):

14 Modulo RANDOM (VHDL): begin process(clk1) -- processo che gestisce l'evoluzione dei numeri casuali variable rand_temp : std_logic_vector(width-1 downto 0):=(6 => '1',others => '0'); variable temp : std_logic := '0'; begin if(rising_edge(clk1)) then temp := rand_temp(width-2) xor rand_temp(width-5); rand_temp(width-1 downto 1) := rand_temp(width-2 downto 0); rand_temp(0) := temp; end if; random_num <= rand_temp after 1 ps; end process;

15 Conversioni valori (VHDL): begin if (exit_num1 = "000") then col1 <="000"; --mage elsif (exit_num1 = "001") then col1 <="001"; --dragon elsif (exit_num1 = "010") then col1 <="010"; --hero elsif (exit_num1 = "011") then col1 <="010"; --hero elsif (exit_num1 = "100") then col1 <="011"; --elf elsif (exit_num1 = "101") then col1 <="100"; --orc elsif (exit_num1 = "110") then col1 <="100"; --orc elsif (exit_num1 = "111") then col1 <="101"; --death (anche 110 e 111) end if; end process conversione_col1;

16 Modulo GAME2 (VHDL):

17 Modulo GAME2 (VHDL): In questo modulo possiamo svolgere due operazioni: 1.Hold dei rulli e riproporre il random nei restanti lasciati liberi 2.Passare direttamente al modulo FINAL in caso di giocata DOUBLE elsif (hold1='1') and (hold2='1') then col1final <= col1; col2final <= col2; col3final <= new_col3; start3 <= temp2; elsif (hold1='1') and (hold2='1') and (hold3='1') then if (double='1') then col1final <= col1; col2final <= col2; col3final <= col3; start3 <= temp2; col1final <= col1; col2final <= col2; col3final <= col3; start3 <= temp2;

18 Modulo FINAL (VHDL): In questo modulo possono verificarsi due scenari: 1.Pagamenti in base alla configurazione (doppi o se c è DOUBLE) 2.Apertura del sottogioco (BONUS) begin if (start3'event) and (start3 = '1') then if (col1final="001") and (col2final="001") and (col3final="001") then if (double = '1') then credit_win <= " "; enable <= temp3; else credit_win <= " "; enable <= temp3; end if;

19 Combinazione vincite (VHDL): begin if (start3'event) and (start3 = '1') then if (col1final="001") and (col2final="001") and (col3final="001") then if (double = '1') then credit_win <= " "; enable <= temp3; else credit_win <= " "; enable <= temp3; end if; elsif (col1final="001") and (col2final="001") and (col3final= not "001") then if (double = '1') then credit_win <= " "; enable <= temp3; else credit_win <= " "; enable <= temp3; end if;

20 Bonus(VHDL): elsif (col1final= "000") and (col2final="000") and (col3final= "000") then bonus_sign <= bonus_temp; end if; else credit_win <= " "; enable <= temp3; end if; Begin if (bonus_sign'event) and (bonus_sign='1') and (hold1='1')then if (clk1 = '1') then credit_win <= " "; enable <= temp3; elsif (clk = '1') then credit_win <= " "; enable <= temp3; else credit_win <= " "; enable <= temp3; end if; end if;

21 Simulazione FASE RANDOM (VHDL): begin start1 <= '0'; clk1 <= '0'; wait for clk_period/2; clk1 <= '1'; wait for clk_period/2; begin if (start1' event) then exit_temp(2) := random_num(5); exit_temp(1) := random_num(3); exit_temp(0) := random_num(1); exit_num1 (2 downto 0) <= exit_temp (2 downto 0); end if;

22 Simulazione TRASCODIFICA (VHDL): variable T: integer:=0; Begin wait for 100 ns; T:=0; Credit_temp <= CONV_STD_LOGIC_VECTOR(T,7); Begin T:=CONV_INTEGER(Credit); if T=0 then Dd:=0; Du:=63; elsif T=1 then Dd:=0; Du:=9; elsif T=2 then Dd:=0; Du:=94;

23 Simulazione GAME2(VHDL):

24 Simulazione FINAL (VHDL):

25 Simulazione Totale (VHDL):

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