CALCOLATORI ELETTRONICI
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- Vincenzo Pippi
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1 DIPARTIMENTO DI INGEGNERIA ELETTRICA ELETTRONICA E INFORMATICA Corso di laurea in Ingegneria elettronica Anno accademico 2017/ anno CALCOLATORI ELETTRONICI 9 CFU - 2 semestre Docente titolare dell'insegnamento SALVATORE MONTELEONE salvatore.monteleone@dieei.unict.it Edificio / Indirizzo: Stanza 15 "Assegnisti" - Edificio 13 - Cittadella Universitaria - Viale Andrea Doria, Catania Telefono: Orario ricevimento: Giovedì o previo appuntamento da concordare via . OBIETTIVI FORMATIVI Il corso ha un duplice obiettivo. In primo luogo ha l obiettivo di introdurre alla conoscenza delle tecnologie dei sistemi digitali. Un secondo obiettivo è la conoscenza dell organizzazione dei calcolatori elettronici, l architettura del set delle istruzioni, e le tecniche per un efficiente implementazione. Alla fine del corso, lo studente sarà in grado di progettare macchine a stati finiti e di realizzare semplici programmi in linguaggio assembly per architetture di tipo MIPS64. PREREQUISITI RICHIESTI Rappresentazione dell'informazione nei calcolatori elettronici. Algoritmi. Sequenze di Controllo. Tipi di dati. Puntatori. Funzioni. Concetto di Stato. Macchina a stati finiti. FREQUENZA LEZIONI La frequenza non è obbligatoria. CONTENUTI DEL CORSO Parte 1 - Progettazione di sistemi digitali (25 ore) 1.1. Progetto di reti combinatorie: Algebra di commutazione. Espressioni booleane minime. Minimizzazione mediante il metodo delle mappe di Karnaugh 1.2. Progetto di reti sequenziali sincrone:
2 Introduzione alle macchine sequenziali. Gli elementi di memoria: i bistabili. Sintesi di reti sequenziali sincrone. Minimizzazione delle macchine a stati finiti Progettazione di un sistema digitale: Flusso di progettazione di un sistema digitale. Datapath e unità di controllo. Parte 2 - Il calcolatore (30 ore) 2.1. Organizzazione del calcolatore: Organizzazione dei calcolatori elettronici. Valutazione delle prestazioni di un calcolatore. Architettura del Set di Istruzione dei processori. Organizzazione sequenziale di un processore. Datapath di un processore sequenziale. Unità di Controllo di un processore sequenziale: realizzazione cablata e microprogrammata Control Process Unit: Esecuzione e sequenzializzazione delle istruzioni. CPU monociclo. CPU multiciclo. Sviluppo della logica di controllo. Considerazioni sulla realizzazione multiciclo La pipeline Proprietà della pipeline. Esecuzione in pipeline. Le fasi di esecuzione. Conflitti: conflitti sui dati, conflitti di controllo e conflitti strutturali Il sottosistema di memoria: Memorie RAM statiche e dinamiche. Memorie asincrone e sincrone. Organizzazione della memoria. Memorie cache. Valutazione delle prestazioni della memoria Il sottosistema di Input/Output: Polling. Interruzioni. Interruzioni vettorizzate. Gestione delle priorità. Accesso diretto alla memoria Il linguaggio Assembly: Assembler, linker e loader. Instruction Set Architecture MIPS64. Instruction Set Simulator per il processore EduMIPS. Assembly del processore EduMIPS64. Gestione degli array. Chiamata a procedura. Parte 3 - Sviluppo su microcontrollori (24 ore) 3.1. Piattaforme di Prototipazione Struttura di un microcontrollore Sviluppo di software in C/C++ per microcontrollori a 8 e 32-bit. TESTI DI RIFERIMENTO [T1] Fummi, Sami, Silvano, "Progettazione digitale", 2a ed. McGraw-Hill; [T2] Bucci, "Calcolatori elettronici. Architettura e organizzazione", McGraw-Hill; Materiale fornito dal docente.
3 PROGRAMMAZIONE DEL CORSO * Argomenti Riferimenti testi 1 * Progetto di reti combinatorie: Algebra di commutazione. Espressioni booleane minime. Minimizzazione mediante il metodo delle mappe di Karnaugh. 2 * Progetto di reti sequenziali sincrone: Introduzione alle macchine sequenziali. Gli elementi di memoria: i bistabili. Sintesi di reti sequenziali sincrone. Minimizzazione delle macchine a stati finiti. 3 * Progettazione di un sistema digitale: Flusso di progettazione di un sistema digitale. Datapath e unità di controllo. 4 Linguaggi per la descrizione dell hardware: Il VHDL. Flusso di progettazione. Entity e architecture. Modello concorrente e sequenziale. Process. Tipi di dati. Procedure e funzioni. Simulazione e sintesi. 5 * Organizzazione del calcolatore: Organizzazione e valutazione delle prestazioni. Architettura del Set di Istruzione dei processori. Organizzazione sequenziale di un processore. Datapath di un processore sequenziale: realizzazione cablata/microprogrammata 6 * Control Process Unit: Esecuzione e sequenzializzazione delle istruzioni. CPU monociclo. CPU multiciclo. Sviluppo della logica di controllo. Considerazioni sulla realizzazione multiciclo. 7 * La pipeline: Proprietà della pipeline. Esecuzione in pipeline. Le fasi di esecuzione. Conflitti. Conflitti sui dati. Conflitti di controllo. 8 * Il sottosistema di memoria: Memorie RAM statiche e dinamiche. Memorie asincrone e sincrone. Organizzazione della memoria. Memorie cache. Valutazione delle prestazioni della memoria. 9 * Il sottosistema di Input/Output: Polling. Interruzioni. Interruzioni vettorizzate. Gestione delle priorità. Accesso diretto alla memoria. 10 * Il linguaggio Assembly: Assembler, linker e loader. Instruction Set Architecture MIPS64. Un Instruction Set Simulator per il processore EduMIPS. Assembly del processore EduMIPS64. Gestione degli array. Chiamata a procedura. [T1] capitoli 3 e 4. [T1] capitoli 5 e 6. [T1] capitoli 7 e 8. [T1] appendice A [T2] capitolo 5. [T2] capitolo 7. [T2] capitolo 8. [T2] capitoli 10 e 11. [T2] capitolo 13. * Conoscenze minime irrinunciabili per il superamento dell'esame. N.B. La conoscenza degli argomenti contrassegnati con l'asterisco è condizione necessaria ma non sufficiente per il superamento dell'esame. Rispondere in maniera sufficiente o anche più che sufficiente alle domande su tali argomenti non assicura, pertanto, il superamento dell'esame.
4 MATERIALE DIDATTICO È possibile scaricare tutto il materiale didattico in formato elettronico all'indirizzo o attraverso la piattaforma didattica di Ateneo Studium ( PROVA D'ESAME MODALITÀ D'ESAME Durante lo svolgimento del corso sono previste due prove in itinere che permettono il superamento dell'esame. L'esame finale, se necessario, prevede una parte scritta (esercizi e teoria) ed una al calcolatore (programmazione in assembly). La valutazione può essere completata, a discrezione dello studente, dalla presentazione di un progetto ed un esame orale. DATE D'ESAME Il calendario degli esami è pubblicato sul portale studenti ( e sul sito del Corso di Studi ( PROVE IN ITINERE Sono previste due prove in itinere, entrambe della durata di 2 ore e 30 minuti, svolte rispettivamente a metà corso (durante il periodo di sospensione dell'attività didattica) e a fine corso. La prima prova in itinere prevede: due esercizi relativi alla progettazione di macchine a stati finiti; un quesito composto da tre esercizi di minimizzazione di funzioni logiche attraverso l'utilizzo di mappe di Karnaugh; due quesiti a risposta aperta riguardanti il programma inerente alla teoria delle reti logiche e delle macchine a stati finiti. La seconda prova in itinere prevede: una parte teorica composta da otto quesiti a risposta multipla e due domande a risposta aperta sull'architettura dei calcolatori; una parte pratica al calcolatore che richiede la stesura di un codice (o la traduzione di un programma C) nell'assembly per architetture di tipo MIPS64. Il punteggio delle due prove è espresso in trentesimi. Il voto finale proposto per il superamento dell'esame è pari alla media dei voti ottenuti nelle due prove in itinere. PROVE DI FINE CORSO È prevista una prova finale composta da parti analoghe a quelle presenti nelle due prove in itinere (esercizi, quesiti teorici e prova al calcolatore). Tale prova ha una durata complessiva di 3 ore.
5 ESEMPI DI DOMANDE E/O ESERCIZI FREQUENTI Esempi di domande ed esercizi sono disponibili all'indirizzo e sulla piattaforma didattica di Ateneo Studium (
CALCOLATORI ELETTRONICI
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