CURRICULUM VITAE di Alberto Scandurra

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1 CURRICULUM VITAE di Alberto Scandurra Dati personali Nato a Messina il 13/04/1972, coniugato Residente a Messina in via Comunale Santo, condominio La Palma Telefono: Cellulare: Studi Laurea in Ingegneria Elettronica (indirizzo generale, orientamento Micro/Optoelettronica) conseguita il 14/03/1997 presso la facoltà di Ingegneria di Messina con la votazione di 110/ 110 e la lode accademica, discutendo la tesi "PET: Priority Encoding Transmission - Progettazione e implementazione in VHDL del modulo di calcolo del decodificatore". La tesi, svolta sotto forma di stage alla SGS-THOMSON microelectronics di Catania presso il gruppo SC&MT (Soft Computing & Multimedia Technologies), consiste nel progetto in VHDL del core di un chip preposto alla decodifica di informazioni preventivamente protette mediante la tecnica PET e trasmesse lungo reti a commutazione di pacchetto affette da perdite, quali ad esempio le reti ATM (la tecnica PET, fondamentalmente un algoritmo di dispersione delle informazioni basato sull aritmetica intera in campi finiti, permettendo di proteggere in misura maggiore i dati più importanti e in misura minore quelli non essenziali per l esatta ricostruzione, in fase di ricezione, del messaggio originale, si presta molto bene per la codifica di sequenze video compresse in formato MPEG). Durante lo svolgimento della tesi sono state acquisite le conoscenze di base sulle metodologie di progettazione di sistemi elettronici VLSI e sull utilizzo degli appositi tool di simulazione e di sintesi sviluppati dalla SYNOPSYS (VSS, Design Compiler, Design Analyzer). Maturità scientifica conseguita nel 1990 presso il Liceo Scientifico G. Seguenza di Messina con la votazione di 58/60. Titoli Abilitazione all esercizio della professione conseguita a Messina il 14/01/1998. Posizione militare Dispensato dall assolvimento del servizio militare di leva ai sensi dell articolo 100 D.P.R. 01/02/1964, nr Lingue straniere conosciute Ottima conoscenza della lingua Inglese parlata e scritta. Conoscenza elementare della lingua Francese.

2 Conoscenze informatiche Sistemi operativi: MS-DOS, WINDOWS, UNIX, SOLARIS, LINUX Linguaggi di programmazione: Assembler 80X86, BASIC, Pascal, C, C++, SystemC Conoscenze di Silicon Design Tool di sintesi circuitale: Design Compiler, Design Compiler Topographical (Synopsys), Encounter RTL Compiler (Cadence), Implement (Atrenta) Tool di verifica: NCSIM (Cadence), VSS, Formality (Synopsys) Tool di timing analysis: Prime Time (Synopsys) Tool di layout: IC Compiler (Synopsys), First Encounter (Cadence) Esperienze di lavoro Responsabile delle attività (architettura, design, verifica, implementazione fisica) relative ai sistemi di comunicazione off-chip (System in Package, Network in Package) nell ambito del gruppo ISG-IS (Interconnect Systems Group Infrastructure Solutions) della divisione Digital Sector Digital Convergence Group della STMicroelectronics. Da Novembre 2009 membro del Technical Staff della STMicroelectronics in qualità di esperto di digital design, sistemi di comunicazione on-/off-chip e sistemi di comunicazione innovativi basati su optoelettronica integrata. Dal 01/04/2007 responsabile del team Physical Layer & Back-End del gruppo OCCS-CI (On Chip Communication Systems Communication Infrastructure) della divisione IPD (IP & Design) della STMicroelectronics. Dal 01/07/2002 al 31/03/2007 responsabile del team Achitecture & Modeling del gruppo OCCS della divisione CMG (Consumer & Micro Group) Design della STMicroelectronics. Dal 19/04/1999 assunto con la qualifica di Silicon Designer presso il gruppo CTP (Core To Products) della divisione CMG-MCDD (Consumer and Micro core Group - Micro Core Development Division) del Catania Site della STMicroelectronics. Dal 01/01/1998 al 16/04/1999 consulente presso il gruppo TRANSPUTER (RMC) del reparto R&D del Catania Site della SGS-THOMSON microelectronics, con oggetto le seguenti attività: "Valutazione e sviluppo delle prestazioni dell architettura del sistema di interconnessione del processore GPM mediante la verifica funzionale", "Modello ad alto livello del sistema di interconnessione". Brevetti A high speed serializer for wired and optical NoC (App.N ) STNoC deserializer to node interface (App.N ) A high speed and high jitter tolerance dispatcher (App.N ) GOOLO src remapper (US patent , 16/02/ European patent , 05/02/2010) A solution to design two independent interconnect source identifier maps in a dual-die based SoC (US patent , 16/02/ European patent , 05/02/2010) STAC 1: virtual wires (US patent , 02/12/ European Patent , 07/12/2009) STAC 2: virtual wires QoS (US patent , 02/12/ European Patent ,

3 07/12/2009) Communication system and method (Italian Patent TO10A000443, 27/05/2010) Optical transmitter (US patent , 28/05/ Italian Patent TO09A000473, 22/06/2009) Optical receiver (US patent , 28/05/ Italian Patent TO09A000472, 22/06/2009) Energy saving in System-on-Chip (US patent , 14/06/ Italian Patent TO09A000454, 15/06/2009) A System-on-Chip with optical interconnections (US patent , 09/04/ Italian Patent TO09A000347, 30/04/2009) A method of exchanging information over a communication network, corresponding communication network and computer program product (US patent , 25/09/ European Patent , 03/09/2009) A method of performing transactions in communication networks, corresponding communication network and computer program product (Italian Patent TO08A000719, 01/10/2008) Method and system for full-duplex mesochronous communications and corresponding computer program product (U.S. Patent /09/2010) Arbitration method and circuit architecture therefore (U.S. Patent , 03/07/2001) Pubblicazioni Wavelength Division Multiplexed Photonic Layer on CMOS (INA-OCMC, Paris 2012) Silicon Photonics: The System on Chip Perspective (Silicon Photonics II - chapter 6, Springer 2010) Rationale for optical interconnect (ISCAS, Paris 2010) Nanophotonic devices for optical Networks on Chip (CLEO, Baltimore, USA 2009) Scalable CMOS-compatible photonic routing topologies for versatile networks on chip (NoCArc, Como 2008) Reduction methods for adapting optical network on chip topologies to specific routing applications (DCIS, Grenoble 2008) Relieving physical issues in new NoC-based SoCs (Nanonets, Catania 2007) Design, Fabrication and Characterization of an a-si:h / SiCN waveguide multistack for electrooptical modulation (Nanonets, Catania 2007) Effective full-duplex mesochronous link architecture for Network on Chip data-link layer (DSD, Lübeck 2007) Optical interconnects for Network on Chip (Poster session, Aisem, Naples 2007) Optical interconnects for Network on Chip (Nanonets, Lausanne 2006) Skew insensitive physical link for Network on Chip (Nanonets, Lausanne 2006) STBus asynchronous decoupler: an answer to the IP integration issues in future technologies (IP/SOC, Grenoble, 2004) Spidergon: a novel on-chip communication network (SOC working conference, Tampere, 2004) STBus SOC interconnect architecture and design automation toolkit (SOC technical workshop, USA, 2002) Leveraging soft IP in an enhanced integration flow (SNUG Europe, Paris, 2002)

4 Attività didattiche Negli anni accademici 2010/2011, 2009/2010, 2008/2009 e 2007/2008 docenza a contratto della materia Progettazione VLSI nell ambito del Corso di Laurea specialistica in Ingegneria Elettronica della Facoltà di Ingegneria dell Università di Reggio Calabria. Nei giorni Marzo 2009 Invited speaker alla CMOS Photonics Winter School organizzata dall Università di Trento, sull argomento CMOS: basics, front-end and back-end flow overview Nell anno accademico 2006/2007 svolgimento, nell ambito del Corso di Dottorato in Ingegneria Elettronica della Facoltà di Ingegneria dell Università di Reggio Calabria, di due seminari su Network on Chip e Introduzione al VHDL, della durata di 4 e 8 ore rispettivamente. Nell anno accademico 2005/2006 svolgimento, nell ambito del Corso di Dottorato in Ingegneria Elettronica della Facoltà di Ingegneria dell Università di Reggio Calabria, di un seminario della durata di 4 ore su Network on Chip. Dal 13/02/1999 al 08/03/1999 svolgimento, nell ambito del Corso di Laurea breve in Informatica della Facoltà di Scienze dell Università di Messina, di un ciclo di seminari sulla progettazione in VHDL di sistemi elettronici digitali. Nell anno accademico 1997/1998 collaborazione con il Prof. Ing. Giuseppe Anastasi, docente di "Calcolatori elettronici I" presso la Facoltà di Ingegneria dell Università di Messina, per lo svolgimento di un ciclo di lezioni sulla progettazione in VHDL di sistemi elettronici digitali. Dal 26/02/1998 al 01/04/1998 svolgimento, nell ambito del Corso di Laurea breve in Informatica della Facoltà di Scienze dell Università di Messina, di un ciclo di seminari sulla progettazione in VHDL di sistemi elettronici digitali. Nei giorni 28/01/1998 e 29/01/1998 svolgimento, nell ambito del Corso di Laurea in Ingegneria Elettronica della Facoltà di Ingegneria dell Università di Messina, di un seminario teorico e di un seminario sperimentale sui sistemi CAD elettronici, con particolare riferimento all utilizzo del pacchetto software Microsim PSPICE. Dal 21/04/1997 al 06/05/1997 collaborazione con il Prof. Nunzio O. Lipari della Lipari International Consulting (USA) per lo svolgimento, nell ambito del corso di "Struttura della materia" del Corso di Laurea in Ingegneria Elettronica della Facoltà di Ingegneria dell Università di Messina, di un ciclo di seminari sull argomento Materiali e tecnologie per la microelettronica. Attività attuale Membro del Technical Staff della STMicroelectronics. Studio e implementazione di soluzioni relative ai sistemi di comunicazione off-chip (System in Package, Network in Package) nell ambito del gruppo ISG. Consulente di architettura e design nell ambito del gruppo ISG in qualità di esperto tecnico. Responsabile dei progetti europei per conto del gruppo ISG Principale contatto con le Università per conto del gruppo ISG.

5 Valutazione insegnamento Progettazione VLSI

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