Giustificazione dei sistemi di interrupt

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1 Sistemi di interruzione Giustificazione dei sistemi di interrupt Omero Tuzzi Sistemi di Interruzione 1

2 Sistemi di interruzione Dalla constatazione che i traferimenti di dati tra un dispositivo periferico ed il processore richiedono che quest ultimo, essendo più veloce, rimanga in attesa del primo, e dalla desiderabilità di far miglior uso della capacità di elaborazione disponibile, traggono giustificazione i sistemi di interrupt. Omero Tuzzi Sistemi di Interruzione 2

3 Interrupt Un interrupt o interruzione e un particolare segnale che un dispositivo di I/O invia al microprocessore ogni volta che e pronto ad eseguire una operazione. Un dispositivo di I/O deve essere programmato dal microprocessore in modo da generare un interrupt quando e pronto ad eseguire una operazione. In genere una linea del bus di controllo, detta interrupt request, e riservata per questo scopo. Una ulteriore linea del bus, detta interrupt acknowledge, viene riservata per comunicare al dispositivo di I/O che la richiesta di interruzione e stata accettata. Omero Tuzzi Sistemi di Interruzione 3

4 Interrupt 2 Il metodo di comunicazione basato su interrupt risulta particolarmente utile quando la velocita con cui il processore produce dati e diversa (tipicamente maggiore) da quella con cui possono essere comunicati ai dispositivi di I/O. In questo tipo di situazioni: Le procedure di elaborazione e di comunicazione vengono iniziate. La procedura che produce i dati viene eseguita dal processore fino a che il dispositivo di I/O comunica al processore, sollevando un interrupt, la propria disponibilita a ricevere dei dati. Quando il processore accetta l interruzione, la procedura di elaborazione viene sospesa e la comunicazione viene eseguita. Al termine della comunicazione, viene ripresa l esecuzione della procedura di elaborazione. Omero Tuzzi Sistemi di Interruzione 4

5 Si considerino le due procedure: Interrupt 3 ELABORA: Procedura di elaborazione di dati. STAMPA: Procedura di comunicazione verso la stampante (I/O). Al tempo t il dispositivo di I/O solleva un interrupt. Il flusso di esecuzione e il seguente: Omero Tuzzi Sistemi di Interruzione 5

6 Controllo da programma L esempio 1 mostra un tipico caso di I/O controllato da programma. Tale approccio ha lo svantaggio che il processore rimane bloccato in attesa di leggere e/o scrivere da/verso i dispositivi di I/O. La velocita con cui i caratteri arrivano dalla tastiera e milioni di volte inferiore alla velocita con cui il processore esegue qualsiasi operazione. Il processore e quindi sotto utilizzato. Esistono due soluzioni a questo problema: Interruzioni (Interrupt) Accesso diretto alla memoria (Direct Memory Access, DMA) Omero Tuzzi Sistemi di Interruzione 6

7 Interrupt Quando il processore riconosce il segnale di interrupt, prima di passare alla esecuzione della procedura di servizio dell interrupt, lo stato deve essere salvato in modo da poter riprendere l esecuzione della procedura di elaborazione. Il salvataggio dello stato generalmente coinvolge: Il Program Counter Lo Status Register I registri di utilizzo generale I moderni processori provvedono automaticamente al salvataggio delle informazioni. Il salvataggio delle informazioni richiede trasferimento di dati dai registri verso la memoria, quindi un ritardo. Omero Tuzzi Sistemi di Interruzione 7

8 Interrupt Il tempo che passa tra il momento in cui il processore riceve una richiesta di interrupt, ed il momento in cui la procedura di servizio viene eseguita, viene detto latenza di interrupt. In alcune applicazioni la latenza di interrupt deve essere mantenuta molto limitata. Per questo motivo il processore provvede al salvataggio della minima quantita di informazioni: Il Program Counter Lo Status Register Il resto delle informazioni sono salvate da apposite istruzioni poste all inizio della procedura di servizio. Omero Tuzzi Sistemi di Interruzione 8

9 Interrupt Alcuni microprocessori dispongono di due tipi di interrupt: Il primo provvede al salvataggio di tutte le informazioni necessarie per mantenere la coerenza del programma in esecuzione. Questo tipo di interrupt presenta un tempo di latenza maggiore. Il secondo provvede solo al salvataggio delle informazioni essenziali e demanda alla procedura di servizio il resto delle operazioni di salvataggio. Questo tipo di interrupt ha un tempo di latenza molto piccolo. Gli interrupt vengono utilizzati in tutte le situazioni in cui un evento esterno al calcolatore deve causare la sospensione temporanea di un programma e l esecuzione di un altro. Il meccanismo degli interrupt è fondamentale per i sistemi in tempo reale (Real Time). Omero Tuzzi Sistemi di Interruzione 9

10 Interrupt Un interrupt puo arrivare al processore in qualsiasi momento. Ci sono situazioni in cui la richiesta di interruzione non deve essere accettata dal processore. Situazioni tipiche in cui il processore non deve accettare una interruzione sono: Quando non sono disponibili dati da inviare al dispositivo che richiede l interruzione. Quando una procedura di servizio di un interrupt modifica i dati utilizzati dalla procedura interrotta. Una possibilita consiste nell introdurre istruzioni macchina per la abilitazione/disabilitazione del riconoscimento degli interrupt. Omero Tuzzi Sistemi di Interruzione 10

11 Interrupt Si consideri in dettaglio l evoluzione temporale dei segnali di richiesta e di accettazione degli interrupt: request acknowledge T1: Il processore comunica l accettazione dell interrupt. T0: Inizia la procedura di servizio T2: Termina la procedura di servizio Tra T0 e T1 il processore e in uno stato in cui accetta interruzioni. Questa situazione puo provocare un ciclo infinito di interruzioni che deve essere evitato. Omero Tuzzi Sistemi di Interruzione 11

12 Interrupt Sono state sviluppate diverse tecniche per impedire che il processore entri in un ciclo infinito di questo tipo: La prima soluzione consiste nel progettare il processore in modo che ignori la linea di richiesta degli interrupt fino a quando termina l esecuzione della prima istruzione della procedura di servizio. Se questa istruzione e quella di disabilitazione degli interrupt non si produce un ciclo infinito. La seconda soluzione consiste nel riservare un bit del registro di stato, detto maschera degli interrupt, che disabilita il riconoscimento degli interrupt. In questo caso il processore provvede a porre questo bit ad 1 (disabled) appena riceve un interrupt. La terza soluzione consiste nel rendere il processore sensibile al fronte di salita del segnale di richiesta di interrupt, piuttosto che al suo valore. Le linee di richiesta di questo tipo vengono dette edge-triggered. Omero Tuzzi Sistemi di Interruzione 12

13 Interrupt La sequenza eventi che si verificano per la gestione degli interrupt e la seguente: Un dispositivo produce una richiesta di interrupt (T0) Il processore interrompe il programma in esecuzione Gli interrupt vengono disabilitati Il processore accetta la richiesta di interrupt e la comunica al dispositivo. Il dispositivo risponde disattivando la richiesta di interrupt (T1). Il processore esegue la procedura di servizio dell interrupt. Il processore riprende l esecuzione del programma interrotto e riabilita gli interrupt (T2). Al termine di questa sequenza il processore si trova esattamente nello stesso stato in cui si trovava prima dell interruzione. Omero Tuzzi Sistemi di Interruzione 13

14 Interrupt Una interruz i o n e p u ò e s s e r e c a u s a t a d a n e c e s s i t à d i n a t u r a d i v e r s a. P e r e s e m p i o : interruzione periodica (p.es. ogni 10ms) per permettere al sistema operativo di computare il tempo speso da una applicazione e di cedere eventualmente la risorsa processore ad un altra applicazione (multiprogrammazione); interruzione di I/O: una periferica di I/O che informa su un suo particolare stato (p.es. pronta a ricevere dati) al fine di sincronizzarsi con il processore; interruzione per errori nel programma correntemente eseguito (p. es. overflow, esecuzione di un istruzione inesistente o privilegiata, etc.); tali interruzioni vengono anche chiamate traps; interruzione per guasti al sistema rivelati da apposite sonde; interruzione per riportare l intero sistema in uno stato noto (reset); interruzioni programmate (software interrupt) generate da un programma che voglia accedere una risorsa condivisa (es. periferiche di I/O) e per questo chiede la mediazione del sistema operativo. Sono le uniche interruzioni ad essere sincrone con il programma correntemente in esecuzione. Omero Tuzzi Sistemi di Interruzione 14

15 Interrupt Normalmente un processore utilizza molti dispositivi di I/O. I problemi derivanti dall avere piu dispositivi si verificano quando: E necessario riconoscere quale dispositivo ha sollevato l interrupt. Due dispositivi richiedono una interruzione nello stesso istante. Un dispositivo richiede una interruzione mentre il processore sta eseguendo una procedura di servizio dell interrupt di un altro dispositivo. Questi problemi sono stati affrontati e diverse soluzioni sono state proposte. Il metodo utilizzato e specifico del tipo di architettura ed e un fattore da considerare per decidere se una certa macchina e adatta per una specifica applicazione. Omero Tuzzi Sistemi di Interruzione 15

16 Identificazione del dispositivo Si consideri la struttura ad n dispositivi mostrata: CPU Vcc INTR INTR INTR1 INTR2 INTRn Le porte utilizzate sono dette open-drain e funzionano come interruttori pilotati da un segnale binario: Quando INTRi vale 0 l interruttore risulta aperto. Quando INTRi vale 1 l interruttore risulta chiuso. Omero Tuzzi Sistemi di Interruzione 16

17 Identificazione del dispositivo Quando nessuno dei segnali di interrupt INTRi vale 1, tutti gli interruttori risultano aperti e la linea di interrupt INTR e mantenuta ad una tensione pari a Vcc, il cui valore logico e 1. La linea INTR e quindi a 0. Quando uno dei dispositivi vuole inviare un interrupt pone ad uno il segnale INTRi e chiude quindi uno degli interruttori. In questo modo la linea INTR risulta connessa a massa e quindi assume il valore logico 0. La linea interna INTR vale quindi 1. Il processore riceve quindi un interrupt ma non e in grado di identificare quale dispositivo lo ha sollevato. Omero Tuzzi Sistemi di Interruzione 17

18 Identificazione del dispositivo Per consentire l identificazione, ogni dispositivo dispone di un particolare bit nel registro di stato detto Interrupt Request (IRQ) che viene posto ad uno quando il dispositivo solleva una richiesta di interruzione. Una volta ricevuto il segnale di interrupt il processore inizia ad interrogare i dispositivi in un certo ordine. Il primo dispositivo il cui bit IRQ vale 1 e quello che ha sollevato la richiesta di interrupt. La corrispondente procedura di servizio viene cosi eseguita dal processore. Questo schema viene detto Polling. E un metodo semplice ma implica un tempo elevato per l interrogazione dei vari dispositivi di I/O. Omero Tuzzi Sistemi di Interruzione 18

19 Identificazione del dispositivo Una tecnica alternativa e piu efficiente prevede che sia il dispositivo che solleva la richiesta di interrupt ad identificarsi, inviando al processore un opportuno codice. Per la comunicazione viene utilizzato il bus di sistema. Il bus e accessibile al dispositivo di I/O solo quando il processore lo rilascia, attivando il segnale di interrupt acknowledge. In genere tale codice coincide con l indirizzo di partenza della corrispondente procedura di servizio. Non e necessario che il dispositivo comunichi l indirizzo completo ma solo una parte, tipicamente i bit meno significativi. I piu significativi sono fissati per ogni processore. Omero Tuzzi Sistemi di Interruzione 19

20 Identificazione del dispositivo Questo approccio, detto interrupt vettorizzato o vectored interrupt, implica che la procedura di servizio di un dato dispositivo deve iniziare sempre allo stesso indirizzo. E possibile aggiungere flessibilita a questa tecnica memorizzando nella locazione di inizio di una data procedura di servizio una istruzione di salto all indirizzo desiderato. L insieme delle locazioni in cui vengono memorizzate le istruzioni di salto alle procedure di servizio viene detto vettore di interrupt o interrupt vector. A volte il vettore di interrupt contiene anche il valore da caricare nel registro di stato prima di iniziare l esecuzione della procedura di servizio. Omero Tuzzi Sistemi di Interruzione 20

21 Interrupt annidati E possibile che un dispositivo sollevi un interrupt mentre il processore sta eseguendo la procedura di servizio di un altro interrupt, ricevuto in precedenza. Spesso questa situazione non e desiderata ed il problema e risolto disabilitando le interruzioni all inizio di una procedura di servizio e riabilitandole al termine. In altri casi e fondamentale che il processore risponda ad alcuni interrupt anche durante l esecuzione di una procedura di servizio. A questo scopo viene definita una priorita per i vari dispositivi in modo che una interruzione venga servita solo se la sua priorita e maggiore di quella del dispositivo la cui procedura di servizio e in esecuzione. Omero Tuzzi Sistemi di Interruzione 21

22 Interrupt annidati Secondo questo schema quando il processore inizia l esecuzione di una procedura di servizio, pone il proprio livello di priorita pari a quello della procedura. In questo modo gli interrupt con priorita inferiore o uguale vengono disabilitati mentre quelli con priorita maggiore rimangono attivi e verranno quindi serviti dal processore. Il livello di priorita e generalmente salvato in alcuni bit del registro di stato. La priorita di alcuni interrupt e controllabile dal sistema operativo ma non dai processi dell utente. Il tentativo da parte di un programma utente di modificare il livello di priorita genera un interrupt corrispondente ad una particolare eccezione detta eccezione di privilegio. Omero Tuzzi Sistemi di Interruzione 22

23 Interrupt annidati Per realizzare questa soluzione e necessaria una architettura come quella mostrata nella figura seguente: CPU INTRn INTR2 Priority Arbiter INTR1 Device 1 Device 2 Device n INTA1 INTA2 INTAn Ogni dispositivo ha una linea dedicata di interrupt request ed una di interrupt acknowledge. Il Priority Arbiter comunica al processore solo gli interrupt con priorita maggiore di quella corrente. Omero Tuzzi Sistemi di Interruzione 23

24 Richieste simultanee Quando due dispositivi sollevano una richiesta di interrupt simultaneamente il processore deve poter decidere quale servire immediatamente e quale ritardare. Nel caso di gestione basata sul polling, la priorita e implicita nell ordine in cui i dispositivi vengono interrogati. Nel caso di gestione basata sulla definizione delle priorita dei dispositivi (con priorita tutte diverse) la simultaneita non pone alcun problema. Il problema si manifesta quando la tecnica adottata e quella delle interruzioni vettorizzate. Diverse soluzioni possono essere adottate, dando luogo a differenti architetture. Omero Tuzzi Sistemi di Interruzione 24

25 Una possibile scelta architetturale e la seguente: Richieste simultanee CPU INTR INTA Device 1 Device 2 Device n La struttura mostrata puo essere estesa come segue: CPU INTR1 Priority Arbiter INTA1 INTRp Device 1.1 Device 1.2 Device 1.n INTAp Device p.1 Device p.2 Device p.m Omero Tuzzi Sistemi di Interruzione 25

26 Controllo delle richieste Un dispositivo di I/O solleva un interrupt quando e pronto per una operazione di trasferimento. Tuttavia, non tutti i dispositivi sono effettivamente utilizzati da un programma. E necessario fare in modo che solo i dispositivi utilizzati da uno specifico programma siano abilitati a sollevare un interrupt. A questo scopo, nel registro di stato dell interfaccia di un generico dispositivo, viene riservato un bit detto interrupt enable (IE). Questo bit viene messo a 0 o ad 1 dal processore. Omero Tuzzi Sistemi di Interruzione 26

27 Accesso diretto alla memoria Piu efficiente del meccanismo di comunicazione basato sugli interrupt e quello detto di accesso diretto alla memoria o Direct Memory Access (DMA). In questo schema il trasferimento dei dati avviene direttamente tra il dispositivo e la memoria centrale, senza l intervento del processore. E necessario un controllore DMA (DMA controller) dedicato alla gestione del trasferimento. Il controllore DMA e in grado di generare tutti i segnali per la generazione degli indirizzi e per la gestione del bus che normalmente genera il processore. Il controllore DMA e comunque gestito dal processore. Omero Tuzzi Sistemi di Interruzione 27

28 Accesso diretto alla memoria Per effettuare la comunicazione tramite DMA il processore deve inviare al controllore DMA i seguenti dati: Indirizzo di partenza. Numero di parole del blocco di dati da trasferire. Direzione del trasferimento. Quando il controllore riceve questi dati inizia il trasferimento ed il processore rimane disponibile per altre operazioni. Al termine del trasferimento il controllore DMA solleva un interrupt per informare il processore. Il controllore DMA deve disporre di registri per memorizzare i dati inviati dal processore. Questi registri vengono gestiti dal processore come i registri di un generico dispositivo di I/O. Omero Tuzzi Sistemi di Interruzione 28

29 Accesso diretto alla memoria I registri del controllore DMA sono organizzati come segue: Regsitro di stato Indirizzo di partenza 31 0 IRQ IE R/W Done 31 0 Contatore delle parole 31 0 Al termine del trasferimento i bit Done ed IRQ vengono posto ad 1 e viene sollevato un interrupt. Il bit R/W indica la direzione del trasferimento. Il bit EI abilita gli interrupt. Il bit IRQ e usato per richiedere una interruzione. Omero Tuzzi Sistemi di Interruzione 29

30 Accesso diretto alla memoria L architettura necessaria per la realizzazione dell accesso diretto alla memoria e la seguente: DMA Controller Device 1 Device 2 Device n CPU RAM Omero Tuzzi Sistemi di Interruzione 30

31 Riferimenti Bibliografici Sergio Congiu: (Patron editore, Terza Edizione) C. Brandolese: Slides da (Politecnico di Milano) Omero Tuzzi Sistemi di Interruzione 31