Architettura degli Elaboratori T. Vardanega 1

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1 Central Processing Unit - indice 2 La CPU 2.1 Logica operativa (data path) 2.2 Registri 2.3 Circuiti aritmetici dedicati, 2.5 Bus, instradatori e buffer 2.6 Logica di controllo (control path) 2.7 Set di istruzioni 2. Unità centrale La CPU è suddivisibile in due blocchi funzionali: Sottosistema gestione dati: data path (logica operativa), adibito alla memorizzazione, all elaborazione ed all analisi dei dati interni alla CPU Sottosistema gestione istruzioni: control path (logica di controllo), che ha il compito di decodificare ed interpretare le istruzioni, e di far eseguire alla logica operative le operazioni necessarie per la loro esecuzione Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 71 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina Parte operativa (data path) La parte operativa è costituita da vari elementi: Registri Circuiti combinatori elementari Arithmetic Logic Unit Aree di memoria di lavoro (buffer) Instradatori (multiplexer e demultiplexer) reg. inde x DB buffer Architettura di una CPU semplificata parte operativa Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 73 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina Registri Piccole memorie temporanee molto veloci basate su componenti statici (flip flop) In numero e dimensioni variabili Un maggior numero di registri permette di: Ridurre il numero di accessi alla memoria esterna Esecuzione più veloce Ridurre la complessità operativa delle istruzioni Compilatore più semplice 2.2 Registri (segue) I registri possono avere ciascuno una funzione specifica o essere di utilizzo generale: Registri dedicati (p.es., accumulatore): ad uso limitato ma con prestazioni migliori Registri generali: semplificano la parte controllo e l ottimizzazione da parte dei compilatori; facilmente scalabili La soluzione più conveniente è quella mista Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 75 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 76 Architettura degli Elaboratori Vardanega 1

2 I registri generali 2.2 Registri (segue) A disposizione del programmatore A dimensione variabile 8, 16, 32, 64 bit Utilizzati per la memorizzazione dati, per il calcolo di indirizzi, per operazioni aritmeticologiche Possono avere compiti specifici reg.stato reg. stack reg. index DB buffer Registri Registri generali Gruppi di bit Registri non accedibili Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 77 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina Circuiti aritmetici dedicati Finalizzati esclusivamente a permettere una maggiore velocità dell, p.es.: Incrementatore Per far avanzare l Instruction Pointer Per particolari istruzioni auto-aggiornanti Sommatore Per calcolare l indirizzo di un operando reg. index DB buffer Circuiti aritmetici dedicati sommatore incrementatore Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 79 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 80 Rete combinatoria multi-funzione, in grado di effettuare operazioni aritmetiche e/o logiche su uno o due operandi Acquisisce ed aggiorna una serie di bit di stato, detti flag, p.es.: zero, carry, overflow, segno,... (controllo residuo) Esegue operazioni di spostamento di bit, con shifter dedicati reg. index DB buffer Arithmetic Logic Unit Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 81 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 82 Architettura degli Elaboratori Vardanega 2

3 Codifica dei dati interi senza segno O bit rango UB unsigned byte UW unsigned word UD unsigned double word ~ 4GB BU byte unpacked BCD BP byte packed BCD Codifiche UB, UW, UD Dato il numero ad n bit A = a n-1 a n-2... a 2 a 1 a 0 la i-esima cifra ha un peso di 2 i, ad esempio 1010 bin = 1x x2 2 x x2 0 = = 10 dec L intervallo di valori va da 0 a 2 n -1. Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 83 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 84 Codifiche BU, BP Bit di zero e di carry Si utilizzano 8 bit (octet) o due gruppi di 4 bit (nibble) per rappresentare l informazione in codifica Binary Coded Decimal Esempio: 3 dec = BU 45 dec = BP dec BCD Bit di zero, vale 1 se tutti i bit del risultato sono a zero Bit di carry, vale 1 se il risultato di una operazione tra operandi senza segno supera il limite di valore consentito nelle somme rappresenta il riporto nelle differenze vale 2 n Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 85 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 86 Operazioni tra interi senza segno _ 169 dec + 38 dec =? = Z=0 C= dec 169 dec - 38 dec =? = Z=0 C= dec Codifica dei dati interi con segno O bit rango SB signed byte SW signed word SD signed double word 32 ~ -/+ 2.15x10 9 SQ signed quad word 64 ~ -/+ 9.22x10 18 PD packed decimal 80 -/+ 9, x10 18 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 87 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 88 Architettura degli Elaboratori Vardanega 3

4 Codifiche SB, SW, SD, SQ Rappresentazione del numero in complemento a 2 Dato il numero ad n bit A = a n 1 a n 2... a 2 a 1 a 0 la i-esima cifra ha un peso di 2 i, tranne quella per i = n 1, che vale 2 n 1, ad esempi bin = = 78 dec Codifiche SB, SW, SD, SQ (segue) Per passare da decimale a complemento a 2: Rappresentare il numero in binario con n-1 cifre Fare il complemento ad 1 dei singoli bit Incrementare di un unità Il bit più significativo (MSb) diventa bit di segno Il rango va da 2 n 1 a +2 n 1 1 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 89 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 90 Codifica PD Campo S, segno, un byte per il segno (negativo = MSb a 1) Campo G, grandezza, 9 byte in codifica byte packed BCD -353 dec = Bit di segno e di overflow Bit di segno (MSb), vale 1 se il numero è negativo Bit di overflow, vale 1 se il risultato di un operazione tra operandi con segno supera il rango consentito nelle somme vale 1 se e solo se i due operandi sono dello stesso segno ed il risultato è di segno opposto Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 91 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 92 Operazioni tra interi con segno (+89 dec )+ (-38 dec )= = S=0 O= dec (+50 dec )-(+85 dec )= trasformata in somma = (+50 dec )+(-85 dec )= = S=1 O= dec Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 93 Codifica dei numeri in virgola mobile (1) I numeri reali rappresentabili da un elaboratore sono un sottinsieme finito dei numeri razionali Si usa la notazione a virgola mobile: N = +/ M B E M, mantissa, numero razionale con segno E, esponente, numero intero con segno B, base, valore standard = 2 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 94 Architettura degli Elaboratori Vardanega 4

5 Unità centrale di elaborazione Codifica dei numeri in virgola mobile (2) Lo standard ANSI/IEEE 754 usa la rappresentazione ( 1) S 1.M 2 E-bias a 3 campi: S, segno, su 1 bit (0 numero positivo) M, mantissa, su m bit, normalizzata escludendo il bit più significativo che vale sempre 1 E, esponente o caratteristica, su e bit, valutata in codifica ad eccesso 2 e 1 1 (bias) Con precisione p = 1 + m + e Codifica dei numeri in virgola mobile (3) O p S e m bias SR short real ~ 1.8 x < x < ~3.40 x LR long real ~ 2.23 x < x < ~1.80 x XR extended real ~ 3.4 x < x < ~1.2 x Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 95 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 96 Codifica dei numeri in virgola mobile (4) Esempio Il valore in codifica SR (single-precision) dove S = 0, E = = 134 dec, e M = IEEE754 = / = (equivalente a 2-8, con le cifre in mantissa aventi peso negativo) corrisponde al valore decimale: x = ( 1) = = Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 97 Somma di numeri in virgola mobile Dati X = X s X mx 2 e x e Y = Y s Y my 2 e y ( X < Y ) Calcolare n = e y e x Spostare X mx n volte a destra, ottenendo X m = X mx / 2 n Calcolare Z m = X m + Y my e normalizzare ad m bit Fissare e z = e y Calcolare Z s (il segno del risultato) Il risultato vale X + Y = Z s Z m 2 e z Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 98 A = B = Esempio A + B = = = sticky bits usati per l arrotondamento dopo l arrotondamento Vedi: Hennessy & Patterson sezione A-5 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 99 Moltiplicazione di numeri in virgola mobile - 1 Precisione semplice con mantissa intera A = = = s 1 2 e 1 B = = = s 2 2 e 2 A B = = = (s 1 s 2 ) 2( e 1 +e 2 bias ) Vedi: Hennessy & Patterson sezione A-4 bias (= 127) in complemento a 2 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 100 Architettura degli Elaboratori Vardanega 5

6 Moltiplicazione di numeri in virgola mobile - 2 Memorizzazione dei dati Big Endian x 0 x 1. x 2 x 3 x 4 x 5 g r s s s s x 0 = 0 guardia arrotondamento r s x 1. x 2 x 3 x 4 x 5 g x 0 = 1 sticky = OR(ssss) x 3 x 4 x 5 x. x x r s Ed aggiungi 1 all esponente Esempio: m = 3 con base = = = Big Endian: si memorizzano i byte più significativi del dato a partire dagli indirizzi inferiori L indirizzo del dato è quello dell'msb (big end) MOV SI,0123 MOV [SI],89AB AB Motorola 68xxx IBM360/370 MS, SPARC Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 101 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 102 Memorizzazione dei dati Little Endian Little Endian: si memorizzano i byte meno significativi dell informazione a partire dagli indirizzi inferiori L indirizzo del dato è quello dell LSB (small end) MOV SI,0123 MOV [SI],89AB AB 89 Intel x86 DEC Vax Le tecniche di trasferimento dati all interno della CPU hanno grande influenza sulle prestazioni generali Efficienza: ~ numero di cicli per istruzione; grado di parallelismo interno Almeno 3 architetture di trasferimento: Punto-a-punto, bus singolo, bus multiplo Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 103 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 104 Bus e buffer Modalità punto-a-punto reg istro 1 buffer Un collegamento tra tutti i possibili percorsi reg. index DB buffer bus interno 1 bus interno 2 R1 R2 Rn Complessità di sincronizzazione Massima flessibilità Grande complessità realizzativa Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 105 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 106 Architettura degli Elaboratori Vardanega 6

7 Modalità a bus singolo Un solo percorso, condiviso temporalmente R1 R2 Rn Minore complessità Minore flessibilità Più fasi operative Possibilità di broadcast Modalità a bus multipli Compromesso tra le soluzioni punto-a-punto e bus singolo Molteplici percorsi, sia generali che dedicati Maggior grado di parallelismo interno Il numero ottimale di bus dipende dal tipo di istruzioni e di indirizzamenti desiderati Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 107 Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 108 Esempio a bus singolo Esempio a bus multiplo Internal Address Bus Internal Result Bus Addess Bus ACC DB bu ffer Addess Bus AB buff er ACC DB buff er Fase di esecuzione dell istruzione ADD ACC, Mem[indirizzo] ciclo 1 Internal Bus ciclo 2 lettura di Memoria all indirizzo specificato ciclo 3 DB buffer Internal Bus op 2, ACC op 1, ADD ciclo 4 res Internal Bus ACC Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 109 Internal Memory Bus ciclo 1 Internal AB ciclo 2 lettura di Memoria all indirizzo specificato ciclo 3 DB buffer Internal MB op 2, ACC op 1, ADD, res Internal RB ACC Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 110 Multiplexer e demultiplexer OU 0 = A 1 = B IN 0 = A 1 = B A B A B inc emp Unità centrale di elaborazione Architettura degli Elaboratori Vardanega Pagina 111 Architettura degli Elaboratori Vardanega 7