Sommario. Prefazione Introduzione... 7

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1 Sommario Prefazione... 5 Introduzione... 7 Capitolo 1 - Modelli tempo discreto del CP-PLL Principio di funzionamento del CP-PLL Charge pump e loop filter Studio del CP-PLL con le equazioni alle differenze Il CP-PLL come sistema a controllo numerico Studio del CP-PLL del terzo ordine Studio del CP-PLL fino al quarto ordine Il modello tempo continuo nello studio del CP-PLL La approssimazione tempo continuo Studio del CP-PLL con il modello tempo continuo Le approssimazioni alla base del modello lineare per il CP-PLL Modelli non lineari del CP-PLL Modelli non lineari tempo continuo Modelli event driven del CP-PLL Modelli non lineari tempo discreto del CP-PLL Un PLL simile al CP-PLL e il suo modello Il phase frequency detector del CP-PLL La charge pump Charge pump single ended input single ended output Charge pump differential input single ended output Charge pump differential input differential output Nota sulle trasformate Serie di Fourier Trasformata di Fourier Trasformata di Laplace Trasformata zeta Trasformata di Fourier a tempo discreto (DTFT) Trasformata di Fourier discreta (DFT) Relazioni tra le trasformate continue... 93

2 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Relazioni tra le trasformate discrete Relazioni tra trasformate continue e discrete Capitolo 2 - Applicazioni dei modelli del CP-PLL Stabilità del CP-PLL del secondo ordine CP-PLL di riferimento Stabilità del CP-PLL del secondo ordine Stabilità del CP-PLL del terzo ordine Limite di stabilità di Gardner e limite di overload Rumore di fase Definizioni di jitter Segnali modulati in fase Il jitter come campionamento del rumore di fase La caratteristica ingresso uscita del CP-PLL Gli impulsi del PFD come delta di Dirac Risposte del CP-PLL ad alcuni stimoli in ingresso Risposta al gradino di fase Risposta al gradino di frequenza Risposta alla rampa di frequenza Risposta all ingresso sinusoidale CP-PLL: modello non lineare di Van Paemel Risposta in frequenza del CP-PLL Il CP-PLL come sistema LPTV I sistemi LPTV e l analisi HTM Esempi di sistemi LPTV Il CP-PLL come composizione di sistemi LPTV Risposta in frequenza del CP-PLL con la matrice HTM Studio della stabilità del CP-PLL: diagramma di Bode Stimolo iniettato in un punto interno del CP-PLL Risposte del CP-PLL ad alcuni rumori di fase Rumore di fase impulsivo Rumore di fase sinusoidale Periodo del rumore molto maggiore di τ Periodo del rumore pari a dieci volte τ Periodo del rumore pari a τ Periodo del rumore pari al periodo del riferimento T i Non idealità del circuito di charge pump Appendice. Programmi Matlab

3 Sommario Stabilità del CP-PLL Risposta del CP-PLL ad alcuni ingressi tipici Funzione di trasferimento del CP-PLL Risposta del CP-PLL ad alcuni rumori di fase Appendice. Metodo dei fasori per i sistemi LPTV Capitolo 3 - Rumore del CP-PLL Sorgenti di rumore di fase del PLL Alcuni richiami sui processi stocastici Sistema LTI stabile BIBO Campionatore Integratore Il rumore di fase dell oscillatore Rumore dell oscillatore: modello di Demir - Mehrotra Rumore di fase dell oscillatore: modello di Leeson Rumore di fase dell oscillatore: modello di Lee Hajimiri Frequency divider e phase frequency detector Rumore di fase di un inverter Rumore di fase del divisore di frequenza (FD) Rumore di fase del phase frequency detector (PFD) Rumore di fase della charge pump Rumore del divisore, del PFD e della charge pump Il loop filter Il rumore di fase del riferimento rispetto al VCO Propagazione del rumore e jitter nel CP-PLL Il rumore del CP-PLL: modello tempo continuo Modelli del rumore di fase utilizzati per le simulazioni Divisore di frequenza Phase Frequency Detector più charge pump VCO Filtro di anello Rumore di fase del CP-PLL: esempi di analisi tempo continuo Esempio 1. VCO e divisore di frequenza Esempio 2. VCO Esempio 3. Filtro di anello, VCO e PFD+CP Esempio 4. VCO e riferimento esterno Esempio 5. VCO, FD e riferimento esterno Il rumore del CP-PLL: modello tempo discreto Rumore in banda del PLL dominato dal folding del VCO

4 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Rumore in banda del PLL dominato dal FD Simulazione del rumore di fase dei blocchi del PLL Simulazione del rumore del VCO Simulazione del rumore del PFD+CP Simulazione del rumore del divisore di frequenza Simulazione del rumore del filtro di anello Sommario delle simulazioni di rumore Dalla PSD al jitter Appendice. Stabilità delle orbite Appendice. Equazione di Fokker Plank Capitolo 4 - Modelli behavioral del CP-PLL Modello funzionale del Phase Frequency Detector Schematico del filtro RC Codice Verilog-A del PFD Modello funzionale del circuito di charge pump Codice Verilog-A del circuito di charge pump Modello funzionale del VCO Codice Verilog-A del VCO Modello funzionale del divisore di frequenza Codice Verilog-A del divisore di frequenza Il loop filter Simulazioni del CP-PLL con i modelli Verilog-A CP PLL: start up e comportamento a regime Impulso mancante Mismatch di corrente della charge pump Zona morta (dead zone) Iniezione di carica dalla charge pump Overload della charge pump Corrente di leakage della charge pump Overload del VCO Bibliografia e sitografia

5 Prefazione Il Charge Pump Phase Locked Loop (CP-PLL) costituisce un sottoinsieme molto importante della famiglia dei Phase Locked Loop (PLL). Trova ampia applicazione come sintetizzatore di frequenza nei circuiti integrati. Ad oggi i cristalli al quarzo non sono in grado di generare in maniera accurata e con rumore di fase contenuto frequenze molto elevate. Questo è un limite intrinseco dei risuonatori meccanici la cui frequenza di oscillazione è circa inversamente proporzionale alla dimensione del risuonatore stesso. Spesso la soluzione economicamente più conveniente consiste nell usare il risuonatore meccanico per generare una frequenza relativamente bassa, diciamo, per fissare le idee, minore di 50 MHz, e poi moltiplicarla con il PLL. I CP-PLL si possono suddividere in frazionari e interi. I primi moltiplicano la frequenza per un numero razionale positivo e i secondi per un intero positivo. In queste note sono analizzati soltanto questi ultimi. Ad ogni modo molti dei concetti introdotti si estendono in maniera naturale ai CP-PLL frazionari. Il limite a cui può arrivare la frequenza di uscita del CP-PLL dipende da vari fattori, tra cui la tecnologia utilizzata, la topologia del CP-PLL, la potenza a disposizione. Ad oggi si possono facilmente ottenere con tecnologie CMOS standard, come i processi a 0.18 μm e 90 nm, frequenze attorno ai 10 GHz. Nelle applicazioni wireless il GSM (Global System for Mobile Communications) lavora attorno ai 900 MHz, lo standard UMTS (Universal Mobile Telecommunications System) attorno ai 2 GHz come anche il sistema per telefonia cordless DECT (Digital Enhanced Cordless Telecommunication), il sistema di posizionamento satellitare GPS (Global Positioning System) opera a circa 1.5 GHz e lo standard per comunicazioni a corto raggio Bluetooth opera attorno a 2.4 GHz. Nelle applicazioni wireline come Ethernet FibreChannel, PCIe (Peripheral Component Interconnect express), SATA (Serial Advanced Technology Attachment), SONET (Synchronous Optical NETworking) si può arrivare anche a data rate che richiedono frequenze di clock sui 10 GHz. Il clock dei processori per i SoC (System on Chip) è spesso generato utilizzando i CP-PLL. In questo caso le frequenze variano notevolmente da sistema a sistema e comunque possono anche raggiungere i gigahertz. Per molte applicazioni sono sufficienti frequenze più basse. Ad esempio le vecchie interfacce UART (Universal Asynchronous Receiver Transmitter) per la conversione seriale parallelo, che risalgono al 1981, generalmente non lavorano sopra i 100 MHz. L interfaccia USB (Universal Serial Bus) High Speed opera con un clock a 480 MHz, la Full Speed a 48 MHz. Però anche in questo caso la tendenza è verso frequenze di lavoro più elevate

6 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni e la USB Super Speed introdotta nella versione 3.0 dello standard prevede un clock a 2.5 GHz. Il CP-PLL viene spesso impiegato per sintetizzare frequenze relativamente basse. La ragione è legata a considerazioni di sistema. In molti casi più clock a frequenze diverse vengono utilizzati da componenti diversi o per realizzare funzioni diverse all interno dello stesso componente. Allora la soluzione consiste nel generare una frequenza con il risuonatore meccanico e derivare tutte le altre con il CP-PLL. Lo stesso approccio si può utilizzare anche nelle applicazioni wireless e wireline. In questo modo un singolo dispositivo riesce a gestire standard differenti. Alle volte il CP-PLL svolge semplicemente la funzione di ripulire un clock rumoroso. Infatti il CP-PLL attenua il jitter del segnale di ingresso attraverso un meccanismo di filtro passa basso. La trattazione è suddivisa in quattro parti. Inizialmente vengono introdotti i modelli del CP-PLL e in particolare l approssimazione lineare e l ulteriore approssimazione lineare e tempo continuo. Poi i modelli lineari sono applicati allo studio della stabilità del CP-PLL, allo studio della risposta del CP-PLL a piccoli segnali di ingresso, e allo studio della risposta del CP-PLL a vari disturbi. Nella terza parte l analisi si sposta dai segnali deterministici ai rumori random con particolare attenzione al rumore intrinseco dei componenti. Infine nella quarta parte i blocchi del CP-PLL vengono descritti con modelli funzionali. In questo modo si può studiare in maniera semplice ed efficace il sistema anche al di fuori della regione lineare. Nei primi tre capitoli le variabili di stato sono le fasi, mentre nel quarto sono le tensioni e le correnti. A differenza di molti altri testi sull argomento qui l attenzione è rivolta al sistema PLL piuttosto che alla sua realizzazione circuitale. Per questo motivo non si entra nel dettaglio delle particolari implementazioni per i singoli blocchi. La derivazione e l analisi dei modelli tempo discreto per i CP-PLL è oggetto di varie pubblicazioni e ad essa vengono dedicati dei capitoli in tre ottimi testi in lingua inglese [Gar05], [Cra94] e [Ega99]. Ad ogni modo una monografia sull argomento non è ancora presente in letteratura. Inoltre nessuno dei riferimenti è in lingua italiana e il presente libro si propone anche di colmare tale lacuna La trattazione è destinata ai progettisti di circuiti integrati e sintetizzatori di frequenza. È indirizzata inoltre agli studenti delle facoltà di Ingegneria e Scienze che vogliano approfondire lo studio dei PLL e abbiano acquisito le nozioni di base di Teoria dei Segnali. Desidero esprimere il mio ringraziamento alla Maxim Integrated Products per avermi fornito un ambiente favorevole alla scrittura di questo libro. 6

7 Introduzione Il charge pump phase locked loop (CP-PLL) appartiene alla famiglia dei phase locked loop (PLL). La storia dei PLL ha inizio attorno agli anni trenta del XX secolo. Nel 1931 Henri de Bellescize pubblica sulla rivista Onde Electrique l articolo La Reception Synchrone con la prima descrizione di un PLL. Nello stesso periodo brevetta la sua invenzione in vari Stati. In particolare nel settembre del 1932 deposita il brevetto Synchronizing System presso lo United States Patent Office [Bel32]. L applicazione principale cui si rivolge l invenzione è la ricezione omodina. Attraverso il PLL viene generato localmente un segnale con legame di fase costante rispetto all ingresso e viene moltiplicato per l ingresso stesso. In tal modo rimane la modulante e una componente ad alta frequenza che verrà successivamente filtrata. Negli anni quaranta il PLL trova vasta applicazione in ambito commerciale nei televisori. La sua funzione è la sincronizzazione delle deflessioni orizzontali e verticali nei ricevitori. Poi nei primi anni cinquanta, con l avvento della televisione a colori, il PLL viene utilizzato anche per la sincronizzazione dei colori. L applicazione principale in questo caso è la sincronizzazione della frequenza. Il segnale di ingresso contiene dei burst alla frequenza estremamente stabile del riferimento. L oscillatore interno al televisore è in grado di erogare potenza ma è poco accurato. Allora si utilizza il PLL per agganciare l oscillatore del televisore alla frequenza del riferimento. Tra gli anni trenta e quaranta anche la Teoria dei Controlli Automatici si sviluppa ampiamente fornendo gli strumenti essenziali per l analisi dei PLL. Negli anni cinquanta lo studio dei PLL con modelli lineari è già arte nota e ben assestata [Gru53]. Inoltre molti sforzi vengono dedicati alla comprensione del comportamento del PLL nella regione non lineare con particolare attenzione alla condizione e al tempo di aggancio. Negli anni cinquanta e sessanta il PLL viene studiato molto in profondità anche dall industria aerospaziale. L applicazione principale è la ricezione in presenza di rapporti segnale rumore molto bassi, tipici delle comunicazioni con satelliti o navi spaziali. In questo caso si sfrutta la capacità del PLL di reiettare frequenze al di fuori della sua banda. Quindi l attenzione principale è rivolta a filtri di anello con banda estremamente stretta (valori anche dell ordine dei 10 Hz). Molti nomi importanti nella storia delle Comunicazione Elettroniche e dei PLL lavorano a questi progetti. Ad oggi la NASA rende disponibili alcuni dei rapporti tecnici generati in quel periodo [Trs10].

8 Negli anni sessanta vanno alle stampe due testi molto importanti per lo studio del PLL, il libro Principles of Coherent Communication di Viterbi e la prima edizione del libro Phaselock Techniques di Gardner, entrambi nel Nella seconda metà degli anni sessanta l industria microelettronica comincia a interessarsi ai PLL. Nel 1970 la Signetics introduce due PLL integrati progettati rispettivamente da Grebene e da Camenzind [Gre69] [Gre71]. Il voltage controlled oscillator (VCO) è realizzato da un oscillatore a rilassamento e la comparazione di fase da un moltiplicatore analogico. Il modello di questo PLL è quindi perfettamente analogo a quello dei suoi predecessori [Gre71]. La novità consiste nel basso costo del circuito integrato. Da qui in poi si assiste a una vera e propria esplosione dell interesse per i PLL e ad un rapido incremento delle applicazioni in ogni campo. Nei primi anni settanta la Motorola introduce i circuiti integrati MC4044/MC4344 e la Radio Corporation of America (RCA) il MC4044/MC4344 consiste di due phase detector (PD) digitali tra cui un phase frequency detector (PFD), di una charge pump (CP) e di un amplificatore [Moo73] [Mot79]. Il 4046 consiste di due PD digitali tra cui un PFD, di una charge pump e di un VCO [Har75]. Il 4046 è più completo richiedendo solo il filtro di anello esterno e, se necessario, il divisore di frequenza (spesso nel proseguo indicheremo il filtro di anello col termine inglese loop filter o l acronimo LF, il divisore con il termine inglese frequency divider o l acronimo FD). Quindi si può far risalire ai primi anni settanta la nascita del charge pump PLL. I primi CP-PLL hanno ancora parecchi problemi, in particolare la charge pump non è realizzata con generatori di corrente ma con resistenze. Questo introduce una pesante non linearità per tensioni del loop filter lontane dalla condizione di aggancio. Infatti il guadagno degli impulsi di up può essere reso uguale a quello degli impulsi di down per una tensione, ad esempio quella nominale del LF, ma in generale i due guadagni sono diversi. Inoltre la corrente di leakage della CP del 4046 è molto elevata, dell ordine del μa ad alta temperatura. L applicazione principale dei CP-PLL risulta quella dei sintetizzatori di frequenza: una frequenza di riferimento generalmente molto stabile viene moltiplicata per un numero naturale o razionale positivo. Nonostante il CP-PLL sia un sistema campionato viene inizialmente studiato come un sistema tempo continuo [Moo73] [Mot79]. Questo approccio è ancora oggi molto utilizzato in molti libri di testo. Le caratteristiche legate alla natura a tempo discreto del CP-PLL vengono esaminate al di fuori del modello tempo continuo. La più evidente è sin dagli albori la presenza di armoniche spurie (reference spurs) attorno alla frequenza di uscita [Mot79]. Un altra è la instabilità del CP-PLL per frequenze di ingresso troppo basse. Negli anni settanta vari sforzi vengono compiuti per comprendere meglio il comportamento del CP-PLL. La descrizione iniziale del PFD come macchina asincrona con 12 stati stabili [Mot79] viene rimpiazzata da una descrizione più semplice e 8

9 compatta del PFD come sistema a tre stati [Sha76]. Inoltre cominciano ad apparire analisi tempo discreto del PLL. In particolare Barab e McBride nel 1975 pubblicano un articolo dal titolo Uniform Sampling Analysis of a Hybrid Phase-Locked Loop with Sample-and-Hold Phase Detector che contiene molti elementi utili per studiare i charge pump PLL [Bar75]. Nel 1980 Gardner pubblica l articolo Charge-Pump Phase-Lock Loops che rimane il riferimento più importante e autorevole sull argomento [Gar80]. L autore ricava il modello non lineare del CP-PLL da cui, nell ipotesi di piccoli sfasamenti, il modello lineare tempo discreto. Quest ultimo viene utilizzato per studiare la stabilità e la risposta in transitorio nel dominio del tempo e nello spazio delle fasi. Nonostante il modello non lineare sia sviluppato solamente per un CP-PLL del secondo ordine, l impostazione del problema risulta alquanto generale e può essere facilmente adattata a CP-PLL di ordine superiore [Han04]. Lo studio del CP-PLL con equazioni alle differenze risulta alquanto laborioso, specialmente per filtri di anello di ordine elevato. Nel 1988 Hein e Scott illustrano nell articolo Z-Domain Model for Discrete-Time PLL s l applicazione della tecnica di impulse invariant transformation all analisi del PLL [Hei88]. Il metodo presentato consente di calcolare in maniera molto rapida la funzione di trasferimento del CP-PLL. Nel 1994 Van Paemel descrive in Analysis of a Charge-Pump PLL: A New Model un modello non lineare del CP-PLL alternativo a quello di Gardner [Pae94]. Questo modello contiene più stati ma ha un passo di campionamento costante. In letteratura entrambi sono spesso citati e adoperati. La simulazione del transitorio di un PLL è resa complicata dalla presenza di costanti di tempo molto diverse. Supponiamo di voler moltiplicare la frequenza di ingresso per un fattore 100. Supponiamo inoltre che la banda del PLL sia 1/100 della frequenza di ingresso. Il PLL arriverà a regime o risponderà a disturbi con una costante di tempo dell ordine dell inverso della banda. Allora per esaminare il comportamento del PLL occorre attendere un tempo pari a più di periodi del segnale di uscita. Tale complessità computazionale era eccessiva per i mezzi mediamente a disposizione del progettista elettronico agli inizi degli anni novanta. Oggi l analisi in transitorio del PLL per verificare le caratteristiche principali come il tempo di aggancio può essere effettuata in tempi ragionevoli. Inoltre alcuni blocchi possono essere sostituiti con modelli funzionali rendendo ancor più rapida la simulazione [Kun06]. Il modello lineare del CP-PLL consente di predire il rumore di fase del CP-PLL. Occorre però conoscere il rumore dei singoli blocchi. Molti sforzi sono stati compiuti negli anni ottanta e novanta per caratterizzare il rumore della CP, del PFD, del divisore di frequenza e del VCO. In particolare l articolo di Demir Phase Noise in Oscillators: A Unifying Theory and Numerical Methods for Characterization pubblicato nel 2000 fornisce una trattazione completa e rigorosa del rumore di fase dell oscillatore [Dem00]. Inoltre lo sviluppo nella seconda metà degli anni novanta di ambienti di 9

10 simulazione come SpectreRF ha reso possibile l analisi di traiettorie periodiche e quindi del rumore degli oscillatori, dei divisori di frequenza, della CP e del PFD [Kun06]. Simulazioni di questo tipo sono usualmente condotte nel dominio della frequenza come segue. Ogni blocco ha la sua densità spettrale di potenza (PSD) che si propaga nel CP-PLL. Per l ipotesi di linearità le PSD di tutti i blocchi riportate all uscita di sommano da cui la PSD complessiva. Dalla PSD si può ricavare il rumore di fase nel dominio del tempo (jitter). Recentemente sono stati proposti metodi alternativi in cui la PSD del singolo blocco viene inclusa in maniera automatica nel suo modello funzionale. Così facendo si ottengono viste funzionali di tutti i blocchi rumorosi che possono essere utilizzate per simulazioni nel dominio del tempo. 10

11 1.Capitolo 1 Modelli tempo discreto del CP-PLL Il CP-PLL intero fornisce in uscita una frequenza f o pari a N volte quella di ingresso f i : f o = N f i dove N è un numero naturale. Esistono anche i CP-PLL frazionari in cui N è un numero razionale positivo, ma non sono oggetto di questa trattazione. La Figura 1.1 mostra lo schema di principio di un phase locked loop. Figura 1.1. Schema di principio di un PLL. Partiamo dall uscita. La fase φ o viene divisa di un fattore N e comparata con la fase dell ingresso φ i nel blocco phase detector (comparatore di fase, o semplicemente PD). Il segnale errore φ ε, o una sua replica scalata (K p φ ε ), viene filtrato dal blocco loop filter (filtro dell anello, o semplicemente LF) e solitamente convertito in tensione. L uscita V CTRL va in ingresso al voltage controlled oscillator (oscillatore controllato in tensione), che usualmente indicheremo con l acronimo VCO. Il VCO converte la tensione in frequenza. Per costruzione la frequenza angolare di uscita ω o è legata alla fase di uscita φ o dalla relazione ω o = dφ o / dt

12 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Nel proseguo parleremo di frequenza per indicare indifferentemente la frequenza angolare ω (che si misura in rad/s) e la frequenza f (che si misura in Hz), essendo ω = 2 π f La relazione tra la frequenza di uscita f o e la fase è f o = [dφ o /dt] / (2 π) Il blocco frequency divider (divisore di frequenza) divide la fase e quindi la frequenza di un fattore N. Se il segnale è digitale allora questa funzione può essere facilmente implementata con un contatore per N. A volte nel proseguo indicheremo il frequency divider con l acronimo FD. L anello di retroazione del PLL forza a zero l errore di fase φ ε e quindi da cui φ i φ o / N = 0 φ o = N φ i e in frequenza f o = N f i I PLL funzionano, con diverse varianti, secondo il principio appena illustrato. In particolare, come dice chiaramente il nome, si agganciano alla fase dell ingresso. Alcuni non annullano l errore di fase ma forzano lo sfasamento a un valore costante nel tempo: φ i φ o / N = φ ε (costante) Poiché la frequenza è la derivata della fase il risultato è ancora f o = N f i Il CP-PLL, come vedremo, idealmente annulla l errore di fase. Nel presente capitolo sono descritti i modelli tempo discreto del CP-PLL. Gli impulsi di corrente della charge pump possono essere approssimati con delta di Dirac ottenendo in questo modo un modello linearizzato del sistema nella variabile di stato fase, come illustrato nelle sezioni 1.1 e 1.2. Le equazioni alle differenze che governano tale sistema vengono risolte con l utilizzo della trasformata zeta (sezione 1.3). Questo approccio risulta alquanto complicato per loop filter di ordine superiore al secondo. In pratica spesso è più semplice studiare il CP-PLL come caso particolare di dispositivo a controllo numerico (sezione 1.4). Tale metodo di analisi viene applicato nella sezione 1.5 a un PLL del terzo ordine e esteso nella sezione 1.6 a PLL di ordine sino al quarto. Un approccio simile viene utilizzato anche nello studio dei PLL digitali (ADPLL), che però non sono oggetto di questa trattazione. 12

13 Capitolo 1 Modelli tempo discreto del CP-PLL Sotto opportune ipotesi la descrizione tempo discreto del CP-PLL può essere approssimata con una descrizione tempo continuo come mostrato nella sezione 1.7. Osserviamo, per inciso, che storicamente il modello tempo continuo è stato il primo a venir applicato al charge pump phase locked loop e ancora oggi è molto utilizzato sia nei testi di base sull argomento sia in fase di progettazione. La ragione del suo successo risiede nella capacità di predire molto bene il comportamento dei CP-PLL a banda stretta, ovvero con frequenza di ingresso alta rispetto alla frequenza di taglio. I principali fenomeni non spiegabili nell ambito dell analisi tempo continuo sono l instabilità del sistema per frequenze di ingresso basse e le armoniche spurie. Le usuali analisi tempo continuo forniscono una regola empirica di progettazione che consiste nel mantenere la frequenza di ingresso al di sopra di 10 volte la banda del PLL (alcuni autori suggeriscono 20) e si occupano delle armoniche spurie a parte. Inoltre il modello tempo continuo non prevede la possibilità di aliasing per cui, ad esempio, un rumore di fase in ingresso a frequenza multipla rispetto a quella del riferimento viene trattato come un segnale ad alta frequenza e pertanto completamente filtrato. In realtà il charge pump PLL campiona tale rumore che quindi si propaga come un offset di fase. Tale carenza del modello può essere compensata riportando il rumore in ingresso all interno della banda [ f i /2, +f i /2] prima di applicarlo al PLL. Le ipotesi alla base del modello lineare tempo discreto sono analizzate in dettaglio nella sezione 1.8. Rimuovendole si ottengono dei modelli non lineari che vengono presentati brevemente nella sezione 1.9. In particolare sono discussi i modelli non lineari nella variabile di stato fase mentre i modelli behavioral che utilizzano come stati le tensioni e le correnti sono oggetto del quarto capitolo. Un sistema simile al CP-PLL viene studiato già nel 1975 da Barab e McBride [Bar75]. Il modello ricavato da questi autori si applica al CP-PLL soltanto con opportune modifiche come discusso nella sezione I blocchi che caratterizzano il CP-PLL all interno della famiglia dei PLL sono il phase frequency detector (PFD) cui è dedicata la sezione 1.11 e la charge pump (CP) cui è dedicata la sezione In particolare viene presentato il PFD a tre stati che è ancora oggi il più utilizzato e costituisce la base per versioni più complicate e con più stati. Inoltre vengono mostrate le principali topologie per la charge pump. Il testo non si propone di trattare gli oscillatori, i divisori di frequenza e il filtro dell anello. Il lettore interessato a questi argomenti è rimandato all ottimo libro di Lacaita, Levantino e Samori [Lac07]. Il vasto utilizzo delle trasformate nel corso di tutta la trattazione suggerisce di dedicare la sezione 1.13 a riepilogarne le principali proprietà. 13

14 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni 1.1 Principio di funzionamento del CP-PLL Per costruire il CP-PLL partiamo dalla frequenza di uscita ω o. Questa viene ottenuta da un oscillatore controllato in tensione (o alle volte in corrente). Si applica una tensione di controllo V CTRL all ingresso dell oscillatore e si ottiene una frequenza di uscita ω o : ω o = ω o (V CTRL ) La funzione di V CTRL non può essere qualsiasi, deve essere almeno monotona crescente, ma spesso è ben approssimata da una funzione lineare: ω o = ω off + K VCO V CTRL La costante di proporzionalità K VCO si misura in [(rad/s)/v)] e rappresenta la variazione della frequenza di uscita al variare della tensione di controllo. Qualora la frequenza venga misurata in Hz, allora K VCO si misura in Hz/V. Se la funzione ω o (V CTRL ) non è lineare allora la K VCO varia in funzione della tensione di controllo e il suo valore in corrispondenza di V in vale K VCO Vin = dω o (V CTRL ) / dv CTRL VCTRL = Vin Quindi fissata una tensione V CTRL abbiamo una frequenza di uscita ω o. La frazione ω DIV = ω o / N deve essere confrontata con la frequenza di ingresso ω i. Si può pensare di comparare direttamente le frequenze, ad esempio misurando ω i e ω DIV. Il segnale di errore risultante può essere poi utilizzato per agire sulla tensione di controllo. Fintanto che l errore ω ε = ω DIV ω i è diverso da zero la tensione di controllo fa variare la frequenza di uscita ω o e quindi la sua replica divisa ω DIV. A regime la retroazione forza ω ε = 0 e quindi ω o = N ω DIV = N ω i Questo approccio presenta un problema di fondo: la misura diretta della frequenza, come ogni altra misura, ha una precisione finita, quindi chiamato δω l errore abbiamo ω ε = δω ω o = N ω DIV = N (ω i + δω) = N ω i + N δω 14

15 Capitolo 1 Modelli tempo discreto del CP-PLL Tale situazione è perfettamente analoga a quella che troviamo con gli amplificatori operazionali (Figura 1.2). In questo caso se α = (R1 + R2) / R1 allora idealmente V o = α V i e però a causa dell offset δv dell operazionale la tensione di uscita diventa V o = α V i + α δv Nel caso dell operazionale l errore è molto spesso accettabile, nel caso del PLL assolutamente no, come mostrano i seguenti esempi. Supponiamo di inviare due segnali attorno a 900 MHz, separati di 200 khz (GSM). Se i trasmettitori commettono un errore di 200k / 900M = 0.022% allora i segnali si sovrappongono. Prendiamo lo standard USB High Speed. In questo caso l accuratezza richiesta alla frequenza di riferimento è ±500 ppm. In tal modo la massima differenza tra il trasmettitore e il ricevitore vale 1000 ppm che su un pacchetto della massima lunghezza prevista dal protocollo di comunicazione, ovvero 9644 bits, corrisponde a bits. Pertanto il requisito di sistema è un elasticity buffer di almeno 10 bits. Lo standard ne prevede 12 per avere un poco di margine. Figura 1.2. Amplificatore operazionale retroazionato. Fortunatamente il PLL, come dice il nome stesso, non compara direttamente le frequenze, bensì le fasi (per inciso, nel caso del CP-PLL vengono anche confrontate direttamente le frequenze, comunque la comparazione fondamentale rimane quella delle fasi). Il vantaggio della fase φ rispetto alla frequenza ω sta tutto nella relazione ω = dφ / dt 15

16 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni La frequenza è la derivata della fase rispetto al tempo. Nel comparare le fasi si commette un errore di misura δφ, però se l errore è statico, ovvero non varia nel tempo, allora la sua derivata è nulla quindi φ ε = δφ = costante ω ε = dφ ε / dt = dδφ / dt = 0 Queste considerazioni spiegano perché è fondamentale agganciare l anello alla fase e non alla frequenza. Nel CP-PLL gli sfasamenti tra il segnale di ingresso e il segnale in retroazione vengono campionati sulle transizioni, ad esempio sui fronti di salita. Se il segnale di ingresso arriva prima del segnale in retroazione allora si velocizza quest ultimo, viceversa si rallenta quest ultimo, come illustrato in Figura 1.3 (maggiori dettagli sono forniti nella sezione 1.11). In particolare in Figura 1.3 il segnale in retroazione DIV arriva dopo l ingresso i e quindi viene velocizzato, ovvero φ ε (k+1) < φ ε (k) Figura 1.3. Comportamento del segnale retroazionato DIV. La descrizione precedente mostra una caratteristica peculiare di questi PLL, e cioè che si tratta di sistemi campionati: lo sfasamento viene monitorato in corrispondenza delle transizioni dei segnali di ingresso. In particolare quando i e DIV hanno all incirca la stessa fase, e quindi la stessa frequenza, il campionamento avviene all incirca ogni periodo T i del segnale di ingresso. Lo sfasamento viene trasformato in corrente dal circuito di charge pump. Se lo sfasamento è di un intero periodo allora l impulso di corrente dura tutto il periodo, se è una frazione d del periodo allora l impulso dura una frazione d del periodo, come illustrato in Figura 1.4. Se il segnale di ingresso è in ritardo rispetto al segnale in 16

17 Capitolo 1 Modelli tempo discreto del CP-PLL retroazione allora l impulso di corrente è negativo, ovvero viene sottratta carica (alcuni circuiti di CP sono mostrati nella sezione 1.12). Il passaggio dagli impulsi di corrente alla tensione di controllo del VCO avviene iniettando la corrente della CP su una impedenza. Questa impedenza non può essere qualsiasi ma è limitata da vincoli sul buon funzionamento del PLL e in particolare dalla stabilità del PLL. Ritorneremo poi su questo punto, per ora assumiamo che la risposta a un generico impulso di corrente sia una generica tensione di controllo V CTRL (t) del tipo in Figura 1.5. Figura 1.4. Impulsi di corrente generati dalla charge pump. Figura 1.5. Tensione di controllo corrispondente agli impulsi di corrente. 17

18 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Assumiamo che la risposta del VCO alla tensione di controllo sia ω o (t) = K VCO V CTRL (t) (la sostanza del ragionamento non cambia se c è un offset o la risposta è monotona crescente). La variabile di stato a cui siamo interessati non è tanto la frequenza, quanto la fase che dobbiamo comparare con la fase di riferimento, ovvero la fase in corrispondenza delle transizioni 1, 2, 3,, k, (k + 1),.... Tra la transizione k e la (k + 1) la frequenza ω o (t) varia istantaneamente in funzione di V CTRL (t). Come conseguenza la fase al tempo t diventa φ o (t) = φ o (t k ) + ω o (t) dt = φ o (t k ) + K VCO V CTRL (t) dt essendo t k il tempo della transizione k-esima (il simbolo t è stato usato sia come variabile di integrazione sia come estremo di integrazione, confidando che non possano sorgere dubbi). Allora in corrispondenza della transizione (k + 1) la fase vale φ o (t k+1 ) = φ o (t k ) + K VCO V CTRL (t) dt In generale useremo indifferentemente x[k] o x(t k ) per indicare la grandezza x campionata al tempo t k. La notazione x[k] sottolinea che la grandezza x una volta campionata diventa una sequenza di numeri. Inoltre useremo indifferentemente k o t k per indicare il tempo t k. La tensione di controllo al tempo t si può esprimere come la tensione di controllo iniziale più la variazione dal tempo t k al tempo t: V CTRL (t) = V CTRL (t k ) + ΔV CTRL (t) Quando i segnali i(t) e DIV(t) sono quasi allineati abbiamo con ottima approssimazione per cui t k+1 t k = T i φ o [k+1] = φ o [k] + K VCO [T i V CTRL (t k ) + ΔV CTRL (t) dt] Quindi per ricavare la fase di uscita φ o [k+1] non ci interessa conoscere nel dettaglio come V CTRL (t) varia da una transizione all altra, ma soltanto l area sottesa da ΔV CTRL (t) tra t k e (t k + T i ). 18

19 Capitolo 1 Modelli tempo discreto del CP-PLL 1.2 Charge pump e loop filter Vediamo la dipendenza dell area sottesa da ΔV CTRL (t) dagli impulsi di corrente e dalla impedenza del filtro di anello. Facciamo un esempio propedeutico e uno molto prossimo alla situazione reale. Come esempio introduttivo scegliamo per impedenza una capacità C. Quindi per correnti positive iniettiamo carica nella capacità, per correnti negative scarichiamo la capacità. L equazione che fornisce la tensione di controllo è semplice: I CTRL (t) = C dδv CTRL (t) / dt dove I CTRL (t) è la corrente di ingresso proveniente dalla CP e ΔV CTRL (t) è la variazione della tensione di uscita. Integrando otteniamo ΔV CTRL (t) = (1 / C) I CTRL (t) dt Non abbiamo ancora scritto un espressione analitica per la corrente di controllo, comunque da quanto detto e dalla Figura 1.4 è chiaro che al primo ordine la corrente di controllo è non nulla solamente per il tempo Δt tra una transizione di i(t) e di DIV(t) (o viceversa) e durante questo tempo vale I cp. Quindi I CTRL (t) dt = I cp (t t k ) per t k < t < t k + Δt I CTRL (t) dt = I CTRL (t) dt = I cp Δt per t k + Δt < t < t k + T i da cui, dividendo per la capacità C: ΔV CTRL (t) = I cp (t t k ) / C per t k < t < t k + Δt ΔV CTRL (t) = I cp Δt / C per t k + Δt < t < t k + T i Se i(t) e DIV(t) sono quasi in fase allora possiamo assumere che Δt sia molto più piccolo di T i. In questo caso possiamo scrivere senza sbagliare di molto: ΔV CTRL (t) dt = [I cp (t t k ) / C] dt + [I cp Δt / C] dt T i I cp Δt / C 19

20 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni dove il simbolo indica l uguaglianza approssimata. In pratica nell ipotesi di Δt piccolo stiamo trascurando il primo integrale e assumendo che il secondo parta da t k. Se chiamiamo φ ε [k] lo sfasamento al tempo k allora Δt = T i φ ε [k] / (2 π) e quindi ΔV CTRL (t) dt = T i I cp [T i φ ε [k] / (2 π)] / C Siamo ora in grado di scrivere la dipendenza della fase di uscita dall errore di fase: φ o [k+1] = φ o [k] + K VCO [T i V CTRL (t k ) + ΔV CTRL (t) dt] = ovvero = φ o [k] + K VCO {T i V CTRL (t k ) + T i [I cp T i φ ε [k] / (2 π)] / C} φ o [k+1] φ o [k] = K VCO {T i V CTRL (t k ) + T i [I cp T i φ ε [k] / (2 π)] / C} Un risultato importante è che la variazione della fase di uscita dal tempo k al tempo (k + 1) dipende soltanto dall errore di fase e dalla tensione di controllo al tempo k. L altro risultato importante lo si vede osservando che la corrente di controllo media tra k e (k + 1) vale <I CTRL > = I CTRL (t) dt / T i = I cp φ ε [k] / (2 π) per cui φ o [k+1] φ o [k] = K VCO T i [V CTRL (t k ) + <I CTRL > T i / C] Questo vuol dire che il PLL può essere studiato facendo riferimento soltanto alle grandezze medie durante un periodo. In questo modo perdiamo di vista come evolve la fase tra una transizione e l altra ma abbiamo l informazione che ci interessa ovvero la fase in corrispondenza della transizione. La differenza tra i due approcci è illustrata nelle figure che seguono. Il secondo approccio è vantaggioso quando siamo vicini alla condizione di aggancio e quindi il tempo tra un attraversamento e il successivo si può approssimare con il periodo del segnale di ingresso T i. Il primo approccio è più adatto al caso generale quando il tempo tra due transizioni può anche essere molto diverso da T i. 20

21 Capitolo 1 Modelli tempo discreto del CP-PLL Figura 1.6. Approccio 1: si seguono tutti i segnali nel dominio del tempo. Figura 1.7. Approccio 2: si seguono i valori medi di I CTRL (t), V CTRL (t) e φ[k]. Un terzo approccio consiste nell approssimare gli impulsi di corrente con delle delta di Dirac. Le delta di Dirac sono distribuzioni che assumono un significato nel dominio delle funzioni se per arrivare all osservabile le integriamo almeno una volta. Sicuramente, essendo la variabile di stato la fase, che è l integrale della frequenza, gli impulsi di corrente saranno integrati almeno una volta, quindi questo modo di procedere ha senso. Le delta di Dirac di corrente, per essere ben definite, devono avere la stessa energia degli impulsi di partenza, quindi con I CTRL (t) = k A k δ(t t k ) A k = I cp Δt k = I cp T i φ ε [k] / (2 π) dove Δt k è il Δt associato alla k-esima transizione. 21

22 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Pertanto stiamo assumendo che al tempo t k arrivi una delta di Dirac di corrente di ampiezza A k. Questa fa variare la tensione di controllo di ΔV CTRL (t) = (1 / C) I CTRL (t) dt = (A k / C) = [I cp T i φ ε [k] / (2 π)] / C dove l integrazione è effettuata tra immediatamente prima t k e t di modo tale da includere t k (alle volte più esplicitamente si usa la notazione t k ). Il risultato per ΔV CTRL (t) è lo stesso ottenuto in precedenza, quindi a seguire anche la differenza tra φ o [k+1] e φ o [k] è la stessa. Questo approccio viene illustrato in Figura 1.8. Figura 1.8. Approccio 3: impulsi di corrente approssimati con delta di Dirac. Facciamo ora un esempio più vicino ai PLL reali: iniettiamo la corrente della CP sulla serie di una resistenza R e di una capacità C (Figura 1.9). In questo caso V CTRL (t) = V C (t) + R I CTRL (t) I CTRL (t) = C dv C (t) / dt L andamento nel tempo della tensione di controllo è mostrato in Figura Senza fare troppi conti si può ricavare dalla figura che l area sottesa da V CTRL (t) aumenta rispetto al caso precedente di R I cp Δt = R I cp T i φ ε [k] / (2 π) = R <I CTRL > T i per cui la fase al tempo t k+1 diventa φ o [k+1] = φ o [k] + K VCO [T i V CTRL (t k ) + ΔV CTRL (t) dt] = 22

23 Capitolo 1 Modelli tempo discreto del CP-PLL = φ o [k] + K VCO T i {V CTRL (t k ) + [I cp φ ε [k] / (2 π)] (T i / C + R)} Se indichiamo la tensione di controllo al tempo t k con V CTRL [k] allora φ o [k+1] = φ o [k] + K VCO T i {V CTRL [k] + [I cp φ ε [k] / (2 π)] (T i / C + R)} In questo modo esprimiamo la fase di uscita al tempo di campionamento (k + 1) in funzione della tensione di controllo e dell errore di fase al tempo k. Osservando la Figura 1.10 è chiaro che la resistenza non ha alcuna influenza su ΔV CTRL (t k+1 ), quindi ovvero ΔV CTRL (t k+1 ) = V CTRL [k+1] V CTRL [k] = [I cp T i φ ε / (2 π)] / C V CTRL [k+1] = V CTRL [k] + [I cp T i φ ε [k] / (2 π)] / C In questo modo esprimiamo la tensione di controllo al tempo di campionamento (k + 1) in funzione della tensione di controllo e dell errore di fase al tempo k. Figura 1.9. Corrente iniettata in una rete RC. Figura Tensione di controllo in uscita dalla rete RC. 23

24 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni 1.3 Studio del CP-PLL con le equazioni alle differenze Nella sezione precedente abbiamo ricavato le equazioni alle differenze che permettono di studiare il CP-PLL. Consideriamo solo il caso più complicato, ovvero quello che include anche la resistenza R. Abbiamo allora φ o [k+1] = φ o [k] + K VCO T i {V CTRL [k] + [I cp φ ε [k] / (2 π)] (T i / C + R)} V CTRL [k+1] = V CTRL [k] + [I cp T i φ ε [k] / (2 π)] / C L errore di fase, come appare dallo schema generale di Figura 1.1, è dato da φ ε [k] = φ i [k] φ o [k] / N Risolviamo queste equazioni alle differenze con l ausilio della trasformata zeta. Assumendo nulle le condizioni iniziali otteniamo z φ o (z) = φ o (z) + K VCO T i {V CTRL (z) + [I cp φ ε (z) / (2 π)] (T i / C + R)} z V CTRL (z) = V CTRL (z) + [I cp T i φ ε (z) / (2 π)] / C φ ε (z) = φ i (z) φ o (z) / N Con un poco di algebra si ricava l errore di fase φ ε (z) in funzione dell ingresso φ i (z): dove φ ε (z) = [(z 1) 2 / D(z)] φ i (z) D(z) = (z 1) 2 + [I cp K VCO / (2 π N)] T i (R + T i / C) (z 1) + [I cp K VCO / (2 π N)] T 2 i / C Possiamo riscrivere l espressione precedente utilizzando la frequenza angolare ω i piuttosto che il periodo T i, dove T i = 2 π / ω i Abbiamo allora D(z) = (z 1) 2 + [I cp K VCO / (N C ω 2 i )] (ω i R C + 2 π) (z 1) + 2 π I cp K VCO / (N C ω 2 i ) Il motivo principale per cui riscriviamo in questo modo D(z) è che nel caso di N uguale a 1 si riconosce facilmente l espressione trovata da F. M. Gardner in uno degli articoli fondamentali sui CP-PLL [Gar80]. In particolare nell appendice di questo articolo viene svolto un ulteriore passaggio che andiamo a illustrare. La fase di ingresso fissa il periodo di campionamento T i, quindi per costruzione aumenta di 2π ad ogni periodo. Possiamo assumere, senza perdere di generalità, che la fase iniziale sia nulla da cui φ i [k] = 2 π k 24

25 Capitolo 1 Modelli tempo discreto del CP-PLL e quindi, nel dominio zeta, φ i (z) = 2 π z / (z 1) 2 Pertanto per N = 1 la fase φ ε (z) diventa 2 π z / {(z 1) 2 + (z 1) [K VCO I cp / (ω 2 i C)] (2 π + ω i R C) + 2 π K VCO I cp / (ω 2 i C)} Nel nostro caso abbiamo assunto che per una tensione di controllo nulla la frequenza di oscillazione sia nulla, mentre Gardner considera, con maggiore generalità, che possa essere pari a un valore Ω 0. Per questo motivo in [Gar80] appare il fattore moltiplicativo ΔΩ / ω i = (ω i Ω 0 ) / ω i Continuiamo con la notazione. Il termine I cp K VCO / (2 π N) rappresenta il prodotto dei tre guadagni: K D = I cp / (2 π) guadagno del phase detector più charge pump K 0 = K VCO guadagno del VCO K N = 1 / N guadagno del divisore in frequenza Per armonizzare i simboli con [Gar80] introduciamo il guadagno K dato dal prodotto dei tre precedenti e della resistenza R: K = K D K o K N R, otteniamo allora ovvero D(z) = (z 1) 2 + (K / R) T i (R + T i / C) (z 1) + (K / R) (T i 2 / C) D(z) = (z 1) 2 + K T i [1 + T i / (R C)] (z 1) + K T 2 i / (R C) Chiamiamo τ 2 la costante di tempo (R C). Riserviamo il nome τ 1 per la capacità C. Introduciamo inoltre, seguendo Gardner, il guadagno normalizzato K definito come K = K τ 2 Così facendo il denominatore si riscrive D(z) = (z 1) 2 + T i (K / τ 2 ) (1 + T i / τ 2 ) (z 1) + K T i 2 / τ 2 2 oppure, se preferiamo far comparire la frequenza ω i : D(z) = (z 1) 2 + [2 π K / (ω i τ 2 )] [1 + 2 π / (ω i τ 2 )] (z 1) + 4 π 2 K / (ω i 2 τ 2 2 ) Questa è la stessa espressione trovata da Gardner in [Gar80] (è stata mantenuta anche la stessa notazione). 25

26 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni 1.4 Il CP-PLL come sistema a controllo numerico Nella precedente sezione abbiamo ricavato le equazioni alle differenze che regolano il comportamento del CP-PLL assumendo che il filtro dell anello sia la semplice rete RC di Figura 1.9. In pratica occorre una piccola capacità in parallelo alla rete RC per filtrare i rumori impulsivi iniettati dalla charge pump. Si può ricominciare lo studio con la nuova rete e impostare le equazioni alle differenze. Questo approccio è senz altro valido anche se un poco laborioso. Possiamo però percorrere una strada diversa ed è quello che faremo in questa sezione. Il CP-PLL può essere riguardato come un caso particolare di sistema a controllo numerico in cui l unica operazione di elaborazione digitale è la differenza delle fasi. In Figura 1.11 è rappresentato il diagramma a blocchi che ben evidenzia questo aspetto del CP-PLL. Il circuito di campionamento della differenza fornisce il segnale errore φ ε [k] = φ i (t k ) φ DIV (t k ) = φ i [k] φ DIV [k] L espressione precedente suggerisce di dividere il circuito di sample della differenza in due circuiti di campionamento e un sottrattore, come illustrato in Figura La relazione tra φ ε [k] e φ i [k] può essere espressa nel dominio zeta. Se indichiamo con G(z) il guadagno da φ ε a φ DIV allora φ ε (z) = φ i (z) φ DIV (z) φ DIV (z) = G(z) φ ε (z) e quindi φ ε (z) = φ i (z) / [1 + G(z)] Figura Diagramma a blocchi del CP-PLL. 26

27 Capitolo 1 Modelli tempo discreto del CP-PLL Figura Scomposizione del circuito di sample della differenza. Sin qui nulla di nuovo. La parte interessante è il calcolo della G(z). Piuttosto che ricorrere alle equazioni alle differenze facciamo la seguente considerazione: come nei sistemi a controllo numerico gli attuatori del processo sono organi analogici e quindi descrivibili nel dominio di Laplace, così il loop filter e il VCO sono circuiti analogici descrivibili nel dominio di Laplace. L interfaccia in ingresso tra l elaboratore numerico e il mondo analogico è il circuito di hold, mentre l interfaccia in uscita tra il mondo analogico e l elaboratore numerico è il circuito di sample. Quindi il percorso G(z) diventa la cascata di un circuito di hold, di un circuito analogico con funzione di trasferimento che chiamiamo P(s), e infine di un circuito di sample, come illustrato in Figura Il circuito che chiamiamo di hold nel caso del CP-PLL è abbastanza diverso dal circuito di tenuta di ordine zero a cui siamo abituati nei controllori numerici. In particolare se seguiamo l approccio 3 illustrato in Figura 1.8 la conversione dalla sequenza numerica φ ε [k] al segnale analogico φ ε,h (t) avviene generando delta di Dirac centrate in (k T i ), per cui φ ε,h (t) = k δ(t k T i ) T i φ ε [k] Nel dominio di Laplace φ ε,h (s) = k exp( k s T i ) T i φ ε [k] Osserviamo che rispetto alla Figura 1.8 abbiamo omesso il coefficiente moltiplicativo [I cp / (2 π)] che nel diagramma di Figura 1.13 è nella K D. In altri termini abbiamo voluto separare il campionamento della differenza di fase e la conversione in corrente. 27

28 Luca Collamati Il charge pump phase locked loop: modelli e simulazioni Figura Percorso da φ ε [k] a φ DIV [k]. Siamo interessati alla risposta impulsiva G(z) quindi la sequenza di ingresso è l impulso unitario: φ ε [k] = δ[k] (uguale a 1 per k = 0, uguale a zero per k 0) da cui nel dominio di Laplace φ ε,h (s) = T i La funzione di trasferimento P(s) è data da P(s) = K D Z(s) (K 0 / s) K N Nel caso della rete RC si ha Z(s) = R + 1 / (s C) e quindi P(s) = K D [R + 1 / (s C)] (K 0 / s) K N Allora φ DIV (s) vale φ DIV (s) = P(s) φ ε,h (s) = K D K 0 K N T i [R + 1 / (s C)] / s Antitrasformando si ottiene φ DIV (t): φ DIV (t) = K D K 0 K N T i [R + t / C] 28

29 Capitolo 1 Modelli tempo discreto del CP-PLL Calcolando φ DIV (t) in (k T i ) si ha φ DIV [k] da cui applicando la trasformata zeta si ricava φ DIV (z) che, per costruzione, coincide con G(z). A questo punto è bene spiegare la differenza tra la G(z) trovata con questo approccio da Hein e Scott nel classico articolo [Hei88] e la G(z) ricavata da Gardner in [Gar80]. L impulso di corrente generato dallo sfasamento a k = 0 determina i valori di φ DIV [k] a partire da k = 1. Se scriviamo φ DIV [k] = K D K 0 K N T i [R + k T i / C] implicitamente andiamo a estendere la φ DIV [k] a k = 0 assegnandole il valore φ DIV [0] = K D K 0 K N T i R, mentre Gardner scrivendo la sua equazione alle differenze sta assumendo φ DIV [0] = 0 Il modo forse più semplice per ottenere la G(z) di Gardner a partire dalla φ DIV (t) è andare a scrivere φ DIV [k+1]: φ DIV [k+1] = K D K 0 K N T i [R + (k + 1) T i / C] Ponendo φ DIV [0] uguale a zero otteniamo allora nel dominio trasformato z G(z) = K D K 0 K N T i [R + T i / C] z / (z 1) + K D K 0 K N T i (T i / C) z / (z 1) 2 e quindi G(z) = K D K 0 K N T i [R + T i / C] / (z 1) + K D K 0 K N T i (T i / C) / (z 1) 2 Dalla G(z) si ricava φ ε (z): con ovvero φ ε (z) = φ i (z) / [1 + G(z)] = [(z 1) 2 / D(z)] φ i (z) D(z) = (z 1) 2 + K D K 0 K N T i [R + T i / C] (z 1) + K D K 0 K N (T i 2 / C) D(z) = (z 1) 2 + [I cp K VCO / (2 π N)] T i (R + T i / C) (z 1) + [I cp K VCO / (2 π N)] T 2 i / C che è l espressione precedentemente ottenuta risolvendo esplicitamente l equazione alle differenze e che coincide esattamente con il risultato in [Gar80]. Se invece proseguiamo con la condizione iniziale in [Hei88] allora trasformiamo φ DIV [k] = K D K 0 K N T i (R + k T i / C) e otteniamo G(z) = K D K 0 K N T i R z / (z 1) + K D K 0 K N T i (T i / C) z / (z 1) 2 = = K D K 0 K N T i R z {z [1 T i / (R C)]} / (z 1) 2 29