Gerachie di Memorie. Matteo Dominoni a.a. 2002/2003. Gerarchie di Memoria A.A. 2002/2003 1

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1 Gerachie di Memorie Matteo Dominoni a.a. 2002/2003 Gerarchie di Memoria A.A. 2002/2003 1

2 Dove Studiare? Capitolo 7 Patterson-Hennessy Gerarchie di Memoria A.A. 2002/2003 2

3 Obbiettivo Creare l illusione di una memoria grande, veloce e poco costosa le memorie grandi sono lente e quelle piccole veloci Come fare? Gerarchia di memorie di diverse prestazioni e dimensioni Gerarchie di Memoria A.A. 2002/2003 3

4 Gerarchie di Memoria: Perche Gli utenti vogliono memorie veloci ed economiche! SRAM tempi di accesso: 2-25ns al costo di $100 to $250 per Mbyte. DRAM tempi di accesso: ns al costo di $5 to $10 per Mbyte. Disk tempi di accesso: 10 to 20 ms al costodi $.10 to $.20 per Mbyte Metodo per soddisfare l esigenza: Costruire una gerarchia di memoria CPU Level 1 Increasing distance from the CPU in access time Levels in the memory hierarchy Level 2 Level n Size of the memory at each level Gerarchie di Memoria A.A. 2002/2003 4

5 Tendenze tecnologiche Logica: DRAM: Dischi: Capacita Velocita (latenza) 2x in 3 anni 2x in 3 anni 4x in 3 anni 2x in 10 anni 4x in 3 anni 2x in 10 anni DRAM anno Size Cycle Time Kb 250 ns Kb 220 ns Mb 190 ns 1000:1! Mb 165 ns 2:1! Mb 145 ns Mb 120 ns Gerarchie di Memoria A.A. 2002/2003 5

6 Problema reale? Differenza di prestazioni tra processore e DRAM (latenza) Proc 60%/anno. (2X/1.5anni) 1000 Legge di Moore CPU 100 Processore-memoria Performance Gap: (cresce 50% / anno) 10 1 DRAM DRAM 9%/anno. (2X/10 anni) Prestazioni 2000 Anno Gerarchie di Memoria A.A. 2002/2003 6

7 Minimum PC memoria Size Il numero di DRAM /sistema diminuisce nel tempo DRAM Generation Mb 4 Mb 16 Mb 64 Mb 256 Mb 1 Gb 4 MB 8 MB 16 MB 32 MB 64 MB 128 MB 256 MB Gerarchie di Memoria A.A. 2002/2003 7

8 Sistema di memoria gerarchizzato Processore Controllo memoria memoria Datapath memoria memoria memoria Velocita': molto veloce Meno veloce Dimensioni: Molto piccola Molto grande Costo: Molto costosa Poco costosa Livelli alti Livelli bassi Gerarchie di Memoria A.A. 2002/2003 8

9 Perche un sistema gerarchico funziona Il principio di localita : Un programma accede a una parte molto piccola del suo spazio di indirizzamento in ogni particolare momento. Probabilita di leggere o scrivere 0 Spazio di indirizz. 2^n - 1 Spaziale e temporale Gerarchie di Memoria A.A. 2002/2003 9

10 Localita Temporale Se si accede ad un dato od istruzione, e probabile che vi si acceda ancora nell immediato futuro esempio: la maggior parte dei programmi contiene dei cicli: accesso ripetuto ad istruzioni e dati. Gerarchie di Memoria A.A. 2002/

11 Localita Spaziale Se si accede ad un dato od istruzione, e probabile che presto si acceda a quelli adiacenti esempio istruzioni: normalmente si accede sequenzialmente alle istruzioni esempio dati: accesso agli elementi di un vettore o di una stringa Gerarchie di Memoria A.A. 2002/

12 Uso delle gerarchie Grazie al principio di localita si puo : Dare all utente quanta memoria e possibile con la tecnologia meno costosa... mantenendo i bassi tempi di accesso della tecnologia piu costosa. Gerarchie di Memoria A.A. 2002/

13 Uso delle gerarchie Processore Datapath Control Registers On-Chip Cache Second Level Cache (SRAM) Main memoria (DRAM) Secondary Storage (Disk) Tertiary Storage (Disk) velocita' (ns): ,000,000 Dimenzioni (10 ms) (bytes): 100 K M M/G G 10,000,000,000 (10 sec) T Gerarchie di Memoria A.A. 2002/

14 Come si gestisce la gerarchia? Registri <-> memoria Compilatore e programmatore cache <-> memoria In hardware memoria <-> dischi Hardware e sistema operativo (memoria virtuale) Programmatore (file) Gerarchie di Memoria A.A. 2002/

15 Tecnologia Accesso casuale: Tempo di accesso quasi uguale a tutte le locazioni DRAM: Dynamic Random Access memory Alta densita, poco costosa, densa, lenta Deve essere rinfrescata periodicamente SRAM: Static Random Access memory Bassa densita, alta potenza, costosa, veloce Il contenuto non deve essere rinfrescato Accesso quasi casuale: Il tempo di accesso varia da locazione a locazione Esempi: Dischi, CDROM Accesso sequenziale, il tempo di accesso dipende dalla posizione (nastri) Gerarchie di Memoria A.A. 2002/

16 Tecnologia I primi due livelli di gerarchia gestiscono solo memorie ad accessi casuali I livelli seguenti gestiscono anche memorie ad accesso non casuale Gerarchie di Memoria A.A. 2002/

17 Sommario Due tipi di localita : Temporale: se si accede a un elemento di memoria, probabilmente lo si referenzia di nuovo molto presto Spaziale: Se si accede a un elemento di memoria probabilmente si accedera anche agli elementi vicini (come indirizzo) Sfruttando la localita : Si fornisce all utente molta memoria a basso costo ma con una velocita che si avvicina a quella delle memoria ad alto costo. DRAM e lenta ma economica e densa SRAM e veloce ma costosa e non densa Gerarchie di Memoria A.A. 2002/

18 Due livelli in interazione due livelli (superiore, inferiore) Processor Data are transferred blocco: unita minima di data hit: il dato richiesto e nel livello superiore miss: i dati non sono disponibili al livello alto e devono essere presi da un livello basso Gerarchie di Memoria A.A. 2002/

19 Hit Hit: I dati sono disponibili in un livello alto Hit Rate: la frazione di accessi che trovano l informazione nel livello alto Hit Time: Tempo per accedere a un livello alto Tempo di accesso alla RAM + tempo per sapere se e un hit Gerarchie di Memoria A.A. 2002/

20 Miss Miss Rate = 1 - (Hit Rate) Miss Penalty: Tempo per trovare lo spazio per mettere un blocco in un livello superiore e poi trasferirvelo Hit Time << Miss Penalty Gerarchie di Memoria A.A. 2002/

21 Cache Due problemi: Come facciamo a sapere che un dato e in cache? Se e in cache come facciamo a sapere dov e? Primo esempio: la cache gestisce una word alla volta direct mapped: per ogni elemento a livello basso c e un solo posto nel livello alto nel quale puo essere messo. Gerarchie di Memoria A.A. 2002/

22 Direct Mapped Cache -1 Mappatura: l indirizzo e calcolato modulo il numero di blocchi in cache Cache Memory Gerarchie di Memoria A.A. 2002/

23 Direct Mapped Cache -2 Per MIPS: A d d re s s (s h o w in g b it p o s itio n s ) Byte offset Hit Tag Data Ind ex In de x Valid Tag Data Quale tipo di localita si sfrutta? Gerarchie di Memoria A.A. 2002/

24 Direct Mapped Cache -3 Quanti bit sono richiesti in totale per una cache direct-mapped con 64KB di dati e blocchi di 1word, assumendo un indirizzo di 32 bit? 64KB = 16 K word = 2 14 word = 2 14 blocchi Cache totale e quindi: 2 14 x (32 + ( ) +1) = 2 14 x 49 = 784 Kbit = 98 KB In generale per una Cache con 2 n word di dati il numero totale di bit e di 2 n x (63 n) Gerarchie di Memoria A.A. 2002/

25 Direct Mapped Cache - 4 Sfruttare la localita spaziale: A d d re s s (s h o w in g b it p o sitio n s) Hit Tag Byte offset Index Block offset Data 16 bits 128 bits V Tag Data 4K entries Mux 32 Gerarchie di Memoria A.A. 2002/

26 Hits vs. Misses Read hits Quello che vuole ottenere! Read misses Ferma la CPU, leggi il blocco da un livello inferiore, riparti Write hits: Write through: riscrive cache e memoria Write back: scrive la cache ma non la memoria (che deve essere riscritta solo quando si cancella la cache) Write misses: Legge il blocco in cache, scrive Gerarchie di Memoria A.A. 2002/

27 Prestazioni Aumentando la dimensione del blocco il miss rate tende a diminuire: 40% 35% 30% Miss rate 25% 20% 15% 10% 5% 0% Block size (bytes) 1 KB 8 KB 16 KB 64 KB 256 KB Gerarchie di Memoria A.A. 2002/

28 Dimensioni di un blocco Piu grande e il blocco piu si trae vantaggio dalla localita spaziale MA: La miss penalty diventa maggiore: Ci vuole piu tempo a caricare un blocco Se il blocco e troppo grande relativamente alle dimensioni della cache il miss rate sale In generale, Tempo medio di accesso: = Hit Time x (1 - Miss Rate) + Miss Penalty x Miss Rate Miss Penalty Miss Usa localita Rate Pochi blocchi Average Access Time Block Size Block Size Block Size Gerarchie di Memoria A.A. 2002/

29 Miglioramenti Hardware -1 Si rende piu facile la lettura di word multiple usando banchi di memoria CPU CPU CPU Cache M ultiplexor Cache Cache Bus Bus Bus Memory Memory bank 0 Memory bank 1 Memory bank 2 Memory bank 3 Memory b. Wide memory organization c. Interleaved memory organization a. One-word-wide memory organization Gerarchie di Memoria A.A. 2002/

30 Interleaving Senza interleaving: CPU memoria D1 available Start Access for D1 Start Access for D2 Accesso Bank 0 Accesso Bank 1 Con 4-way Interleaving: Accesso Bank 2 Accesso Bank 3 CPU memoria Bank 0 memoria Bank 1 memoria Bank 2 memoria Bank 3 Si puo accedere di nuovo a 0 Gerarchie di Memoria A.A. 2002/

31 Miglioramenti Hardware -2 Parametri: 1 ciclo di clock per mandare un indirizzo 15 cicli per ogni accesso iniziato in DRAM 1 ciclo per mandare una word di dati Caso 1: cache con blocco di 4 word e DRAM con banco di 1 word: Miss penalty=1+4x15+4x1=65 cicli di clock Numero di bit trasferito per ciclo = 4 x 4/65 = 0,25 Caso 2:stessa cache e DRAM con banco da 4 word: Miss penalty=1+1x15+1x1=17 cicli di clock Numero di bit trasferito per ciclo = 4 x 4/17 = 0,94 Caso 3: stessa cache e DRAM con 4 banchi da 1 word: Miss penalty=1+1x15+4x1=20 cicli di clock Numero di bit trasferito per ciclo = 4 x 4/20 = 0,80 Gerarchie di Memoria A.A. 2002/

32 Sommario - 1 Cache piu semplice: direct-mapped con blocco di una word Hit e miss semplici: una word puo andare esattamente in una locazione vi e una tag separata per ogni word Corenza cache-memoria: Write-trough: ogni scrittura nella cache provoca l update della memoria Write-back: blocco e copiato in memoria solo quando e sostituito Gerarchie di Memoria A.A. 2002/

33 Sommario -2 Cache con blocchi piu grandi di una word: sfrutta la localita spaziale Blocchi piu grandi: diminuisce il miss rate e migliora efficienza cache rapporto dimensione tag / dimensione dati Aumenta la miss penalty: se cresce linearmente con Ia dimensione dei blocchi puo portare ad un abbassamento delle prestazioni Per evitare cio l ampiezza di banda della memoria principale viene aumentata: si usano due metodi Interleaving Memoria piu ampia Gerarchie di Memoria A.A. 2002/

34 Prestazioni Due modi per migliorare le prestazioni delle cache: Diminuendo il miss rate Cache Associative Diminuendo la miss penalty Multilevel caching Gerarchie di Memoria A.A. 2002/

35 Associativita : migliorare il miss rate One way set associative (direct mapped) Block Tag Data Two-way set associative Set Tag Data Tag Data Four-way set associative Set 0 1 Tag Data Tag Data Tag Data Tag Data Eight-way set associative (fully associative) Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Gerarchie di Memoria A.A. 2002/

36 Una implementazione Index V Tag Data V Tag Data V Tag Data V Tag Data to-1 multiplexor Hit Gerarchie di Memoria A.A. 2002/ Data

37 Prestazioni 15% 12% 9% Miss rate 6% 3% 0% One-way Two-way Four-way Eight-way Associativity 1 KB 16 KB 2 KB 32 KB 4 KB 64 KB 8 KB 128 KB Gerarchie di Memoria A.A. 2002/

38 Diminuzione del miss penalty con cache multilivello Aggiunta una cache di secondo livello : Spesso la cache primary e sullo stesso chip del processore Uso di SRAM per aggiungere un altra cache sopra la memoria princiopale (DRAM) miss penalty si abbassa se il dato e nella cache di 2nd livello Esempio: CPI =1.0 su una maccghina a 500Mhz con un 5% di miss rate e 200ns di accesso alla DRAM Aggungendo cache di 2nd livello con tempo di accesso di 20ns diminuisce il miss rate al 2% usando cache multilivello si cerca di ottimizzare: lo hit time sulla cache del 1st il miss rate sulla cache del 2nd livello Gerarchie di Memoria A.A. 2002/

39 Misure di prestazioni Modello semplificato: execution time = (execution cycles + stall cycles) cycle time stall cycles = # of instructions miss rate miss penalty Gerarchie di Memoria A.A. 2002/

40 Calcolo di prestazioni - 1 gcc: Instruction cache miss rate: 2% Data cahe miss rate 4% CPI=2 senza memory stall miss penalty = 40 per tutti I miss Instruction miss cycles = I x 2% x 40 = 0.80 I Data miss cycles = I x 36% x 4% x 40 = 0.56 I Numero totale di cicli di memory-stall = 1.36 I CPI con memory stall = = 3.36 Prestazione con cache perfetta (senza memory stall) e piu grande di 3.36/2 = 1.68 Gerarchie di Memoria A.A. 2002/

41 Memoria virtuale -1 La memoria principale puo fare da cache per il disco. Virtuali Virtual addresses Address translation Fisici Physical addresses Disk addresses Gerarchie di Memoria A.A. 2002/

42 Memoria Virtuale -2 Cache servono come modo per fornire un accesso veloce a porzioni recentemente usate di codice e programma Analogia Memoria principale puo agire come cache per la memoria secondaria Cache -> RAM RAM -> Disco Gerarchie di Memoria A.A. 2002/

43 Motivazioni - 1 Permettere condivisione efficiente e sicura della memoria tra piu programmi Piu programmi in esecuzione contemporanea su una macchina: memoria totale richiesta superiore alla memoria principale disponibile Solo una frazione di questa memoria e effettivamente usata ad ogni istante La memoria principale deve contenere ad ogni istante solo le porzioni attive dei programmi in esecuzione cosi come la cache contiene solo porzione attiva di un programma Gerarchie di Memoria A.A. 2002/

44 Problemi -1 Piu programmi condividono la stessa memoria: bisogna assicurare che ogni programma possa leggere e scrivere solo la porzione di memoria a lui assegnata Programmi che condividono la memoria cambiano dinamicamente durante l esecuzione: si vuole compilare un programma con un suo spazio di indirizzamento = intervallo di memoria indirizzabile unicamente da quel programma Gerarchie di Memoria A.A. 2002/

45 Motivazioni - 2 Rimuovere il vincolo per il singolo programma di una limitata quantita di memoria Prima era il programmatore che si preoccupava di dividere il programma in parti disgiunte (overlay): si assicurava che durante l esecuzione non fosse mai richiesta una quantita di memoria superiore a quella fisica Overlay organizzati in moduli: chiamate a procedure in differenti moduli non poteva mai avvenire Memoria virtuale tratta in maniera automatica I due livelli di memoria: Memoria fisica o principale Memoria secondaria - disco Gerarchie di Memoria A.A. 2002/

46 Vantaggi Illusione di avere piu memoria fisica Protezione tra processi (es. Applicativi) Rilocazione dei programmi Semplificato il caricamento di un programma Mappa l indirizzamento virtuale usato da un programma in indirizzamento fisico Permette di caricare il programma in ogni locazione della memoria principale Rilocazione del codice in un insieme di blocchi di dimensione fissa Eliminata necessita di di trovare blocchi contigui di memoria fisica dove allocare il programma Necessario solo un numero di blocchi sufficienti in memoria fisica Gerarchie di Memoria A.A. 2002/

47 terminologia cache Blocco Miss Memoria virtuale Pagina Page fault Gerarchie di Memoria A.A. 2002/

48 Memory mapping - 1 Indirizzi Virtuali Virtual addresses Address translation Indirizzi Fisici Physical addresses Disk addresses Gerarchie di Memoria A.A. 2002/

49 Memory mapping - 2 Virtual address Virtual page number Page offset Translation Physical page number Page offset Physical address Gerarchie di Memoria A.A. 2002/

50 Pagine: blocchi di memoria Numero di bit del page offset = dimensione della pagina page offset=12 dimensione della pagina=2 12 B= 4KB Numero di pagine indirizzabili con l indirizzamento virtuale non deve essere uguale a quello dell indirizzamento fisico Numero di pagine fisiche = 2 18 Memoria fisica = 1GB Numero pagine virtuali = 2 20 Memoria virtuale = 4GB Gerarchie di Memoria A.A. 2002/

51 Virtual page Virtual page number Valid Page Tables - 1 Page table Physical page or disk address Physical memory Disk storage Gerarchie di Memoria A.A. 2002/

52 Page Tables - 2 Page table register Virtual address Virtual page number Page offset Valid Physical page number Page table If 0 then page is not present in memory Physical page number Page offset Physical address Gerarchie di Memoria A.A. 2002/

53 processo Page table + PC + registri = stato del programma Per permettere ad un altro programma di usare la CPU, bisogna salvare questo stato Sistema non salva intera page table => semplicemente viene caricato il: registro della page table=punta alla page table del processo in considerazione Gerarchie di Memoria A.A. 2002/

54 Pagine - miss Page fault: I dati non sono in memoria e devono essere presi dal disco miss penalty grandissima: le pagine devono essere molto grandi (>=4KB) E importante ridurre il numero di page fault (ad esempio con piazzamento associativo e LRU) Ma si possono gestire I fault in software invece che in hardware Si usa write-back perche write-through e troppo costoso Gerarchie di Memoria A.A. 2002/

55 Page table: dimensione - 1 Indirizzamento virtuale a 32 bit Pagine da 4kB Dim per page table entry = 4B # di page table entry = 2 32 / 2 12 = 2 20 =1 M Dim page table = # di page table entry x Dim per page table entry Dim page table = 4MB Bisogna destinare 4MB di memoria fisica per ogni processo attivo!! Gerarchie di Memoria A.A. 2002/

56 Page table: dimensione - 2 Tecniche per ridurre la dimensione della page table in memoria: Per un processo tenere un registro che limita la dimensione della page table =>se le pagine virtuali superano questo limite, bisogna aggiungere delle entry => la page table puo crescere se il processo consuma piu spazio di indirizzamento spazio di indirizzamento si espande in una sola direzione In MIPS ci sono due aree che si possono espandere: stack e heap =>si divide la page table in due una parte puo crescere dagli indirizzi bassi a quelli alti, altra da quelli alti a quelli bassi Gerarchie di Memoria A.A. 2002/

57 TLB Accesso in memoria di un programma richiede due passi: Accesso in memoria alla page table Accesso in memoria per avere i dati Come migliorare? Localita : quando un numero di pagina virtuale e in uso, probabile suo uso nel futuro Uso di una speciale cache che tiene traccia delle traduzioni recenti: TLB=translation lookaside buffer Gerarchie di Memoria A.A. 2002/

58 Velocita della traduzione TLB (translation lookaside buffer) : una cache per i numeri di pagina Virtual page number Valid Tag TLB Physical page address Physical memory Page table Physical page Valid or disk address Disk storage Gerarchie di Memoria A.A. 2002/

59 TLB valori tipici TLB size: entrate Block size: 1-2 entrate della page table Hit time:0,5 1 cicli di clock Miss rate: 0,01% - 1% Miss penalty: cicli di clock Gerarchie di Memoria A.A. 2002/

60 TLB e cache - 1 Virtual address TLB access TLB miss exception No TLB hit? Yes Physical address No Write? Yes Cache miss stall No Try to read data from cache Cache hit? Yes No Write protection exception Write access bit on? Yes Write data into cache, update the tag, and put the data and the address into the write buffer Deliver data to the CPU Gerarchie di Memoria A.A. 2002/

61 TLB e cache - 2 Virtual address Virtual address Virtual page number Page offset TLB TLB hit Valid Dirty Tag Physical page number 20 Physical page number Page offset Physical address Physical address tag Cache index Byte offset 2 Valid Tag Data Cache 32 Cache hit Gerarchie di Memoria A.A. 2002/ Data

62 TLB e cache Un accesso in memoria puo incontrare tre differenti tipi di miss: Cache miss TLB miss Page fault Un dato non puo essere in Cache a meno che non sia nella memoria pincipale Gerarchie di Memoria A.A. 2002/

63 Virtual Memory: protezione - 1 Condivisione della memoria da parte di processi multipli Meccanismi di protezione tra processi diversi: Scrittura Lettura Ogni processo ha il suo spazio di indirizzamento virtuale privato => una page table per processo Gerarchie di Memoria A.A. 2002/

64 Virtual Memory: protezione - 2 OS mantiene le page table organizzate di modo che pagine virtuali indipendenti siano mappate in pagine fisiche disgiunte: un processo non e in grado di accedere ai dati di un altro Processo user non in grado di cambiare la mappatura della page table OS deve poterlo fare Gerarchie di Memoria A.A. 2002/

65 Virtual Memory: protezione capacita base fornite da hw: 1. Permettere 2 modi di esecuzione di un programma: user e kernel mode 2. Fornire una porzione dello stato della CPU che un processo in user mode non puo modificare => user/supervisor bit 3. Fornire un meccanismo per cui la CPU puo andare da user a kernel mode e viceversa: User/kernel => una system call exception Kernel/user => RFE return from exception- ripristina lo stato del processo generato dall eccezione Gerarchie di Memoria A.A. 2002/

66 TLB miss e Page fault - 1 TLB miss, la pagina 1. e presente in memoria: creare TLB entry TLB trattato hw o sw: richiede solo una piccola sequenza di operazioni per copiare una pagina valida dalla memoria a TLB 2. Non e presente in memoria: page fault Meccanismo di eccezione per interrompere il processo attivo, trasferire il controllo al OS e piu tardi ripristinare l esecuzione del programma Gerarchie di Memoria A.A. 2002/

67 TLB miss e Page fault - 2 EPC exception program counter usato per salvare il PC dell istruzione che ha causato l eccezione Bisogna impedire di caricare o salvare in memoria in presenza di page fault Uso di Cause per diagnosi eccezione=> per page fault salva l intero stato del processo attivo registri +page table La gestione del page fault prende milioni di cicli del processore: OS seleziona un altro processo da eseguire nel frattempo Quando i dati sono disponibili, OS ripristina il processo in esecuzione => ritorno in user mode e riesecuzione della istruzione che ha causato l eccezione. Gerarchie di Memoria A.A. 2002/

68 Misses Compulsory: primo riferimento a un blocco inevitabile Statisticamente non importante Conflict (collisione): Molte locazioni di memoria mappate nello stesso blocco Soluzione 1: aumenta le dimensioni della cache Soluzione 2: aumenta l associativita Capacity: La cache non puo contenere tutte le locazioni usate da un programma Soluzione : aumentare le dimensioni della cache Gerarchie di Memoria A.A. 2002/

69 TLB cache memoria fisica Caratteristiche Cache Memoria fisica TLB Dim totale in blocchi Dim total in KB ,25-32 Dim di un blocco in byte Miss penalty in clock cycle M 10 M Miss rate 0,1% - 10% 0,00001% - 0,0001% 0,01% - 2% Gerarchie di Memoria A.A. 2002/

70 Esempi reali Characteristic Intel Pentium Pro PowerPC 604 Virtual address 32 bits 52 bits Physical address 32 bits 32 bits Page size 4 KB, 4 MB 4 KB, selectable, and 256 MB TLB organization A TLB for instructions and a TLB for data A TLB for instructions and a TLB for data Both four-way set associative Both two-way set associative Pseudo-LRU replacement LRU replacement Instruction TLB: 32 entries Instruction TLB: 128 entries Data TLB: 64 entries Data TLB: 128 entries TLB misses handled in hardware TLB misses handled in hardware Characteristic Intel Pentium Pro PowerPC 604 Cache organization Split instruction and data caches Split intruction and data caches Cache size 8 KB each for instructions/data 16 KB each for instructions/data Cache associativity Four-way set associative Four-way set associative Replacement Approximated LRU replacement LRU replacement Block size 32 bytes 32 bytes Write policy Write-back Write-back or write-through Gerarchie di Memoria A.A. 2002/

71 Tendenze Velocita del processore continua ad aumentare molto velocemente (legge di Moore) molto piu velocemente che i tempi di accesso a DRAM o a disco Sfida progettuale: gestire questa disparita crescente (circo 50% all anno) scelte: SRAM sincrona (fornisce un burst di dati) DRAM chip con una ampiezza di banda maggiore Ristrutturare il codice per aumentare la localita Uso del prefetching (rendere visibile la cache all ISA) Gerarchie di Memoria A.A. 2002/