Conversione A/D e D/A. Quantizzazione

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1 Conversione A/D e D/A Per il trttmento dei segnli sempre più vengono preferite soluzioni di tipo digitle. È quindi necessrio, in fse di cquisizione, impiegre dispositivi che convertno i segnli nlogici in form digitle o numeric. D ltr prte, i risultti delle elborzioni, costituiti d informzioni digitli, devono in genere essere convertiti in form nlogic per intergire con il mondo esterno. Questi due processi, sostnzilmente opposti, implicno concetti, tecniche, terminologie e convenzioni comuni, che possono essere illustrti globlmente. Quntizzzione Il processo di digitlizzzione dei segnli nlogici introduce il concetto di quntizzzione. Inftti mentre un segnle nlogico può ssumere infiniti vlori in un cmpo continuo, l su rppresentzione digitle può ssumere soltnto un numero finito di vlori discreti. Gli infiniti vlori del segnle nlogico devono pertnto essere quntizzti ovvero rggruppti in un certo numero di fsce delimitte d livelli fissi detti livelli di quntizzzione; ciscun fsci di vlori nlogici corrisponderà un vlore digitle. L distnz fr due livelli di quntizzzione contigui costituisce il psso di quntizzzione Q, cui corrisponde il vlore del bit meno significtivo (LSB: lest significnt bit). Un dto digitle n bit può esprimere 2 n vlori; il vlore digitle 2 n viene pertnto ssocito l vlore di fondo scl (FS o FSR: full scle rnge) dell grndezz nlogic. Conseguentemente il vlore nlogico corrispondente l bit meno significtivo srà FS/2 n. Per esempio, un convertitore A/D con tre bit di uscit potrà quntizzre il segnle di ingresso con 2 3 = 8 vlori, essendo solo otto le possibili combinzioni di tre bit. Se lo stesso convertitore h un fondo scl FS = 8 V, il psso di quntizzzione, pri l vlore dell LSB, è di l V. Errore di quntizzzione In fig. () è illustrto un segnle di tensione rmp vribile d 0 7,5 V, con i corrispondenti vlori digitli. In fig. (b) è riportt l form d ond grdint che si otterrebbe riconvertendo i vlori digitli; come si vede, per tutti i vlori di v, compresi per esempio fr 2,5 e 3,5 V, il vlore binrio corrispondente è 011 che, riconvertito, fornirebbe v = 3 V. Così, per tutti i vlori compresi fr O e 0,5 V, il vlore digitle corrispondente è 000. Pertnto l errore ε che si commette nell quntizzzione è sempre minore o ugule ± 0, 5 V, pri cioè l vlore di ½ LSB. Risoluzione In un ADC i vlori digitli di uscit non riproducono dunque fedelmente il segnle di ingresso m ne dnno un rppresentzione pprossimt, tnto più precis qunto minore è il psso di quntizzzione Q, cioè qunto più numerosi sono i livelli di quntizzzione. Questi ultimi, d ltr prte, sono legti l numero di bit utilizzti per l rppresentzione digitle e quindi sono necessrimente in numero limitto. Sono comuni convertitori A/D con uscite 8, 10, 12, 16 bit che consentono, rispettivmente, 2 8 =256, 2 10 =1024, 2 12 =4096, 2 16 =65536 livelli di quntizzzione. I1 numero di bit di uscit di un convertitore A/D, così come il numero dei bit di ingresso di un convertitore D/A, viene generlmente chimto risoluzione poiché implicitmente indic qul è l minim vrizione del segnle di ingresso che può essere rivelt in uscit (pri FS/2 n per un convertitore n bit). 1

2 Cmpionmento Un ltro concetto implicito nell conversione A/D è quello di cmpionmento del segnle in vri istnti successivi. Inftti l conversione consiste nel prelevmento di un cmpione del segnle un dto istnte e nell determinzione del corrispondente vlore digitle, che resterà fisso finché non verrà prelevto un ltro cmpione per un nuov conversione. L frequenz con cui il segnle viene prelevto è dett frequenz di cmpionmento; ess h un importnz fondmentle in riferimento l contenuto informtivo del segnle cmpionto e le possibilità di ricostruire fedelmente il segnle nlogico originrio. I1 teorem del cmpionmento, noto nche come teorem di Shnnon, stbilisce che l frequenz di cmpionmento deve essere mggiore o ugule l doppio di quell dell componente di frequenz più elevt del segnle in esme. Pertnto un segnle nlogico v (t) l cui componente rmonic più elevt bbi frequenz f M, potrà essere determinto univocmente prtire di vlori cmpionti se l frequenz di cmpionmento f c, fc 2 fm. In figur si riport un segnle sinusoidle v di frequenz f e segnli conversione con frequenz di cmpionmento () f c = 4 f e (b) f c = 20 f v ricostruiti dopo l 2

3 Smple nd Hold Il circuito S/H consente di cmpionre istntnemente un segnle nlogico e mntenere il vlore stbile per un dto intervllo di tempo necessrio ll conversione. Durnte il cmpionmento il segnle di controllo V c è l logico e chiude l interruttore nlogico consentendo l condenstore C di cricrsi l vlore di v ; l costnte di tempo di cric risult ssi ridott poiché le resistenze in gioco sono essenzilmente l resistenz di uscit del del buffer Al e l r on dell interruttore. Un limitzione può essere costituit dllo slew rte dell operzionle di ingresso, se il segnle d cmpionre compie escursioni mpie e veloci. Qundo V c, scende 0, l interruttore si pre isolndo il condenstore dl circuito di ingresso; C rest crico l vlore cmpionto per un tempo idelmente infinito, dt l elevt resistenz di ingresso del secondo buffer e dell interruttore perto. Convertitore A/D comprtori in prllelo In figur viene illustrto un convertitore con uscit 3 bit costituito d sette comprtori, un registro ltch per l sincronizzzione dell conversione e un codifictore. I1 segnle V d convertire viene pplicto gli ingressi non invertenti; lingresso invertente di ciscun comprtore è connesso un rete resistiv che riprtisce l tensione di riferimento V ref in otto fsce, così d fissre i livelli di riferimento, o di quntizzzione, i vlori 1/14 V ref, 3/14 V ref,., 13/14 V ref. L successione dei livelli viene riportt in tbell 1.Ciscun comprtore commut l su uscit 1 qundo V super il rispettivo livello di riferimento. Le uscite dei comprtori vengono memorizzte in sincronismo con il segnle di clock e codificte per fornire un dto digitle stbile. I1 codice del dto di uscit è in questo cso binrio unipolre; dimensionndo opportunmente l rete resistiv e il numero di comprtori, si può relizzre un convertitore per tensioni bipolri. Provvedendo un opportuno codifictore si possono vere diversi codici di uscit; per esempio è molto usto il codice Gry. 3

4 I1 convertitore proposto è in grdo di convertire segnli nlogici con escursione d 0 V ref con un errore di quntizzzione costnte e sempre minore di ± ½ LSB. Nr. comprtore Tensione Livelli di tensione V Registro Codifictore i ingr.inv. 0 V / 14 < V < V / /14 Vref 2 /14 Vref 3 /14 Vref 4 /14 Vref 5 /14 Vref 6 /14 Vref ref 0 ref 3 Vref 14 < V < 3/ 14 Vref 5 /14 Vref < V < 5 / 14 Vref / /14 Vref < V < 7 / 14 Vref /14 Vref < V < 9 / 14 Vref /14 Vref < V < 11/ 14 Vref 13 /14 Vref < V < 13/ 14 Vref 7 /14 V ref < V < Vref

5 Supponendo V = 7 V, si ottengono i livelli di riferimento rppresentti in figur seguente. ref Accnto ciscun fsci di vlori nlogici sono indicte le corrispondenti configurzioni digitli lluscit del convertitore e le tensioni che si otterrebbero riconvertendo i dti digitli in form nlogic. Per tutti i vlori div, inferiori 1 /14 V ref = 0, 5 V tutti i comprtori hnno luscit bss e quindi il codice di uscit è 000. Per tutti i vlori di V, compresi fr 0,5 V e 3 /14 V ref = 1, 5 V, solo luscit di C 1 si port livello lto e luscit digitle indic 001. Riconvertendo il dto digitle in form nlogic, si otterrebbe un tensione di 1 V e risulterebbe evidente un errore del convertitore A/D minore o ugule ± 0,5 V che corrisponde proprio l vlore di ½ LSB. Questo tipo di convertitore, chimto nche simultneo o flsh, consente elevte velocità di conversione (t conv dellordine di 10 ns) e non richiede generlmente limpiego di circuiti S/H. Tuttvi, poiché un convertitore con n bit di uscit necessit di 2 n - 1 comprtori, l relizzzione di dispositivi d lt risoluzione comport un notevole complessità circuitle; pertnto generlmente i convertitori simultnei hnno risoluzione limitt (tipicmente 6 o 7 bit). Convertitori A/D d pprossimzioni successive I1 metodo di conversione d pprossimzioni successive è sicurmente il più diffuso in qunto consente un buon compromesso fr velocità di conversione e risoluzione. Esso si bs sullo stesso principio che viene utilizzto per determinre il peso di un oggetto con un bilnci di precisione due pitti. Si suppong di dover pesre un oggetto di peso inferiore 1 kg, disponendo di un serie di pesi cmpione di vlore decrescente, pri ciscuno ll metà del precedente: ½ kg, ¼ kg, 1/8 kg, ecc. Posto loggetto in esme su un pitto dell bilnci, sullltro vengono posti i pesi cmpione, in ordine, prtendo dl mggiore, nel tenttivo di rggiungere lequilibrio. Ogni volt che lggiunt di un peso f inclinre l bilnci dll prte dei pesi, lo si sostituisce con il peso immeditmente inferiore. Al termine delloperzione il peso delloggetto è dto dll somm dei pesi 5

6 cmpione rimsti sul pitto. Associndo i pesi cmpione le corrispondenti cifre binrie, si può esprimere il peso delloggetto in form digitle. Nel convertitore 4 bit di figur il segnle di ingresso V viene comprto con precisi livelli di tensione generti dl convertitore D/A. Dopo lppliczione del comndo di conversione (SOC: strt of conversion), che zzer le uscite e inizilizz il sistem, il registro d pprossimzioni successive (SAR: successive pprossimtion register) si trov nello stto Questo dto viene presentto llingresso del DAC che fornisce il primo livello nlogico, pri metà dell tensione di fondo scl V del convertitore, d confrontre con il segnle V. Se V > luscit del comprtore è lt e il bit più significtivo del SAR, che è nche i1 MSB dell prol di uscit, rimne lto. Se vicevers V < V, luscit del comprtore è bss, il bit più significtivo del SAR (e quindi nche del dto di uscit) si port 0. A questo punto, in sincronismo con il clock, viene portto 1 il secondo bit più significtivo del SAR, cosicché il dto presente sugli ingressi del DAC srà 1100 oppure 0100 second del risultto del confronto precedente. I1 secondo confronto port 0 o mntiene 1 il secondo bit del SAR e del buffer di uscit, second che V risulti minore o mggiore di Con procedimento nlogo vengono effettuti il terzo e qurto confronto. All fine dell conversione, ovvero dopo quttro confronti successivi, il dto digitle contenuto nel buffer di uscit è pronto e vlido; il blocco di temporizzzione segnl l fine dell conversione (EOC: end of conversion) e luscit può essere lett. Utilizzndo l tecnic d pprossimzioni successive si richiedono n iterzioni, e quindi n cicli di clock, per convertire un tensione di ingresso in un dto n bit, indipendentemente dl vlore dell tensione stess. Questo ftto, unitmente lle buone prestzioni in risoluzione, f preferire l tecnic d pprossimzioni successive nell relizzzione di convertitori medi velocità, dtti per esempio per ppliczioni con microprocessori. V. 6

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