UNIVERSITA DEGLI STUDI DI PAVIA CONVERTITORE A/D PIPELINE A 9 BIT FUNZIONANTE A 12,5MHZ E 1V DI ALIMENTAZIONE IN TECNOLOGIA CMOS

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1 UNIVERSITA DEGLI STUDI DI PAVIA FACOLTA DI INGEGNERIA DIPARTIMENTO DI ELETTRONICA CONVERTITORE A/D PIPELINE A 9 BIT FUNZIONANTE A 12,5MHZ E 1V DI ALIMENTAZIONE IN TECNOLOGIA CMOS Relatore: Chiar.mo Prof. Rinaldo Castello Correlatore: Chiar.mo Prof. Andrea Baschirotto Tesi di Laurea di Guseppe Rizzi Anno Accademico 1998/99

2 Alla mia famiglia

3 RINGRAZIAMENTI Desidero ringraziare il prof. Rinaldo Castello per avermi concesso l opportunità di realizzare questo lavoro e il prof. Andrea Baschirotto per le obiezioni costruttive, i preziosi consigli e l attenzione dimostratami nonostante il poco tempo disponibile. La mia riconoscenza va inoltre a tutte le persone del laboratorio di Microelettronica che mi hanno aiutato nel risolvere i problemi iniziali con i tools di simulazione. In particolare ringrazio l ing. Giovanni Cesura per avermi fornito alcune delle routine Matlab utilizzate nella tesi e l ing. Paolo Viola per l indispensabile aiuto tecnico ricevuto in svariate occasioni.

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5 Indice Introduzione 1 Capitolo 1 Architettura generale di un convertitore pipeline Schema di principio Specifiche dei convertitori Sorgenti di errore nel convertitore pipeline Offset nei comparatori del sottoconvertitore A/D Offset sui livelli generati dal sotto-convertitore D/A Errore di guadagno Offset dell amplificatore La correzione d errore digitale (DEC) Errori nella caratteristica statica a 1,5 bit Prestazioni dinamiche complessive in presenza di errori nei singoli stadi 22 Capitolo 2 Implementazione del singolo stadio tramite circuiti SC Implementazioni del calcolo del residuo amplificato tramite circuiti SC Risoluzione per stadio ottimale Problemi della bassa tensione Gli switched opamp Implementazione del singolo stadio del pipeline Precisione richiesta al singolo stadio 41 Capitolo 3 Lo switched opamp Premessa Amplificatore operazionale a bassa tensione Circuito di controllo del modo comune Analisi in frequenza dell operazionale Comportamento dell amplificatore per ampi segnali Slew-rate 61 Convertitore A/D pipeline funzionante ad 1V di alimentazione I-1

6 3.5.2 Tempo di assestamento Dinamica 64 Capitolo 4 Il sotto-convertitore A/D Premessa Descrizione del sotto-convertitore A/D 68 Capitolo 5 Switch serie operante a bassa tensione Premessa Struttura di ingresso 76 Capitolo 6 Progetto del convertitore pipeline Premessa Scalamento della potenza dissipata lungo il pipeline Segnali di clock utilizzati nelle simulazioni Simulazioni del convertitore completo Analisi di rumore 95 Conclusioni 99 Appendice A La Trasformata di Fourier Discreta (DFT) 101 Appendice B Script e funzioni MATLAB utilizzate nelle simulazioni 105 Bibliografia 117 I-2 Convertitore A/D pipeline funzionante ad 1V di alimentazione

7 Introduzione Con la crescita esplosiva dei dispositivi portatili alimentati a batteria, la riduzione di potenza dei circuiti integrati è diventata un problema fondamentale. In molti di questi sistemi portatili il segnale viene elaborato nel dominio digitale limitando la parte analogica a circuiti di interfaccia tra grandezze fisiche analogiche ed elaborazione digitale. Esempi di questo tipo sono dispositivi video come camcorder, dispositivi di comunicazioni personali wireless e dispositivi di memorizzazione magnetica portatili. Per quanto riguarda i circuiti digitali CMOS, abbassare la tensione di alimentazione permette di ridurre la dissipazione di potenza dinamica (= fcv 2 DD ). Disporre di circuiti analogici funzionanti alla stessa tensione di quelli digitali significa poter integrare sullo stesso chip funzioni di front-end ed elaborazione digitale senza bisogno di convertitori DC-DC, riducendo i costi complessivi del sistema. Un ulteriore motivo che spinge verso la bassa tensione è dato da considerazioni di tipo affidabilistico [ 1]. Al diminuire delle dimensioni dei dispositivi, la tensione applicata deve essere ridotta proporzionalmente per evitare quegli effetti come breakdown dell ossido di gate o iniezioni di elettroni caldi nell ossido che ne limitano l affidabilità nel tempo. Diventa quindi di fondamentale importanza disporre di convertitori A/D integrabili in tecnologia CMOS, in grado di funzionare a bassa tensione e di consumare poca potenza unitamente ad un campionamento e una quantizzazione ad alta velocità. Tra le varie architetture di conversione, quella pipeline può raggiungere un elevato throughput con buone prestazioni dinamiche grazie alla elaborazione concorrente dei vari stadi mantenendo una occupazione di area e una dissipazione di potenza limitate. In questa tesi è stato progettato un convertitore pipeline a 9 bit utilizzando la tecnica delle capacità commutate unita agli switched-opamp. Questi ultimi eliminano completamente la necessità di pompe di carica o circuiti di clock-bootstrap per il pilotaggio degli interruttori, riducendo il costo complessivo del sistema. Dalle simulazioni effettuate il convertitore è in grado Convertitore A/D pipeline funzionante ad 1V di alimentazione 1

8 di funzionare con una tensione di alimentazione di 1V e una frequenza di campionamento di 12.5MHz dissipando 4,5mW di potenza. 2 Convertitore A/D pipeline funzionante ad 1V di alimentazione

9 CAPITOLO 1 Architettura generale di un convertitore pipeline 1.1 Schema di principio La conversione di un campione di un segnale analogico in una rappresentazione digitale a N bit può essere fatta in molti modi. Il modo concettualmente più semplice è quello di implementare direttamente l idea di quantizzazione. La dinamica del segnale d ingresso viene suddivisa in 2 N intervalli di uguale ampiezza, ad ognuno dei quali è associato un livello di quantizzazione e si va a vedere in quali di questi intervalli cade il campione. Per fare ciò bisogna confrontare il campione con 2 N -1 soglie. E il principio su cui si basano i convertitori flash: quando ricevono il campione in ingresso lo elaborano contemporaneamente con 2 N -1 comparatori e in base alle uscite di questi determinano il codice corrispondente. Un tale approccio permette elevate velocità di conversione ma richiede un numero di comparatori che è l esponenziale in base 2 della risoluzione che si vuole ottenere e ognuno di questi comparatori deve avere una precisione della soglia adatta alla risoluzione di N bit. Un altro sistema proposto si basa sulla elaborazione del segnale in passi successivi. Nel primo passo il campione viene quantizzato con k bit. L errore di quantizzazione che si commette è dato dalla differenza tra il campione analogico e il livello di quantizzazione appena determinato. Nel secondo passo si quantizza con altri k bit tale errore. In questo modo, ad ogni passo si aumenta di k bit la risoluzione della rappresentazione digitale. La figura 1.1 mostra questo procedimento per una conversione a 4 bit fatta in due passi successivi: vengono prima ricavati i due bit più significativi e successivamente, dall errore di quantizzazione della prima conversione vengono ricavati i due bit meno significativi. Convertitore A/D pipeline funzionante ad 1V di alimentazione 3

10 Architettura generale di un convertitore pipeline Vin Vref I passo II passo Vref/2 11 errore di quantizzazione soglia Vref/ Vref intervallo di quantizzazione soglie dei comparatori 1101 livelli di quantizzazione segnale d ingresso Figura 1.1 Schema di principio di una conversione A/D a 4 bit fatta in due passi successivi; ad ogni passo si ricavano 2 bit Nel caso dello schema di figura 1.1 l errore di quantizzazione del 1 stadio viene amplificato di un fattore 2 k =4 prima di essere quantizzato. Ciò permette di avere ad ogni passo un segnale con la stessa dinamica 2V ref e quindi diminuire la precisione richiesta nei comparatori mano a mano che diminuisce il peso dei bit. Su tale principio si basano i convertitori pipeline [2]. 4 Convertitore A/D pipeline funzionante ad 1V di alimentazione

11 Schema di principio V in STADIO 1 STADIO M-1 STADIO M V in S/H + Σ - V out ADC DAC gain = 2 k Figura 1.2 Schema a blocchi dello stadio di un convertitore pipeline Il singolo stadio di un convertitore pipeline è mostrato in figura 1.2. Ogni stadio campiona una tensione in ingresso attraverso un S&H; un sotto-convertitore A/D quantizza tale tensione con una risoluzione di k bit. Questi bit sono poi forniti ad un sotto-convertitore D/A a k bit per ottenere la rappresentazione analogica del segnale quantizzato. Tale tensione viene sottratta dall ingresso originario dando un segnale analogico chiamato residuo che è uguale all errore di quantizzazione contenuto nel codice digitale ricavato fino a quel punto della catena, o in altre parole, alla porzione di segnale d ingresso che non è stata quantizzata dagli stadi precedenti. Infine, il residuo viene moltiplicato per un fattore 2 k così da riottenere un segnale con una appropriata dinamica per essere inviato ad un altro stadio identico al primo che ricaverà altri k bit. La figura 1.3 mostra l andamento a dente di sega del residuo di uno stadio a due bit. Infatti, quando il segnale d ingresso si trova tra le due soglie del sotto-convertitore A/D il corrispondente livello quantizzato del sotto-convertitore D/A rimane costante, di conseguenza il residuo cresce linearmente. Non appena il segnale d ingresso supera una soglia, il corrispondente livello del DAC aumenta di 1 LSB ss (Least Significant Bit del singolo stadio = 2V ref /2 k ) costringendo a scendere di una stessa quantità il residuo. In questo modo il residuo si trova sempre tra ±1/2 LSB ss. Convertitore A/D pipeline funzionante ad 1V di alimentazione 5

12 Architettura generale di un convertitore pipeline residuo V out = residuo x 4 1/2LSB ss V ref V in V in -1/2LSB ss -V ref -V ref 0 V ref -V ref 0 V ref Figura 1.3 Andamento del residuo e del residuo amplificato in funzione del segnale d ingresso In generale, dato che ogni stadio deve attendere il risultato dell elaborazione dello stadio precedente, ci sarà un clock che provvede alla sincronizzazione. Concettualmente al termine di ogni periodo di clock ogni stadio rilascia un campione di segnale nella forma di un codice digitale a k bit ad un registro esterno alla cascata e un residuo amplificato allo stadio seguente e riceve il successivo campione dallo stadio precedente. Una conversione ad N bit sarà disponibile dopo M=N/k ritardi di conversione del singolo stadio contando dall istante in cui il campione si presenta all ingresso della cascata (latenza della struttura pipeline). Comunque, utilizzando un modo concorrente di operare, si ottiene un throughput corrispondente al ritardo di conversione di un solo stadio. I vantaggi dell architettura pipeline possono essere così riassunti: Ogni sotto-convertitore A/D contiene un numero di comparatori uguale a 2 k -1. Quindi il numero totale di comparatori è ridotto dai 2 N -1 che si avrebbero in una architettura flash a Mx(2 k -1). La quantità di hardware necessaria diventa proporzionale alla risoluzione che si vuole ottenere. Per esempio, in un convertitore ad 8 bit implementato con 4 stadi da 2 bit, il numero di comparatori è ridotto da 255 a 12. La particolare architettura a cascata permette di implementare la correzione digitale che rilassa di molto la precisione richiesta nelle soglie dei sotto-convertitori D/A permettendo l uso di comparatori dinamici (non dissipano potenza statica). Poiché il residuo è amplificato per 2 k dopo ogni stadio, la precisione richiesta ai sottoconvertitori A/D, D/A e all amplificatore viene ridotta dello stesso fattore. Questo 6 Convertitore A/D pipeline funzionante ad 1V di alimentazione

13 Specifiche dei convertitori significa che la precisione (e quindi la potenza) necessaria in ogni stadio diminuisce procedendo lungo la cascata, cioè mano a mano che diminuisce il peso dei bit. Tutti questi fattori consentono un notevole risparmio di potenza. Bisogna però considerare anche alcuni svantaggi, oltre alla già citata latenza tipica delle strutture pipeline. Dato che il residuo amplificato dello stadio i-esimo viene quantizzato con la risoluzione N-ik bit dal resto della cascata, la precisione con cui deve essere generato il residuo aumenta al diminuire di i. Il primo stadio deve soddisfare requisiti di precisione determinati dall intera risoluzione del pipeline. All aumentare del numero di bit, ciò si traduce nella necessità di grande accuratezza sulle soglie dei comparatori (se non si utilizza la correzione digitale), nei livelli del sotto-convertitore D/A e nel guadagno del primo stadio, pena un errore nella caratteristica globale di quantizzazione, come viene spiegato dettagliatamente nel paragrafo Specifiche dei convertitori Le specifiche con cui si caratterizzano i convertitori A/D si possono dividere in due categorie: statiche e dinamiche [3]. Le prime informano sulla precisione della caratteristica di quantizzazione statica del convertitore e comprendono parametri come offset, errore di guadagno, di linearità integrale (INL) e differenziale (DNL). Alle seconde appartengono parametri come Signal-Noise Ratio (SNR) o Signal-Noise plus Distorsion Ratio (SNDR) e Spurious Free Dinamic Range (SFDR). Le specifiche statiche furono definite ai tempi dei primi convertitori, quando le applicazioni principali riguardavano i voltmetri digitali e i sistemi di controllo. Questi sistemi richiedevano una elevata accuratezza in dc ma operavano su segnali lenti. Successivamente fu necessario ricorrere anche a specifiche dinamiche per definire l utilizzabilità di un convertitore in sistemi di elaborazione di segnali più veloci, per esempio dispositivi di audio o video digitale [3]. In generale, la caratteristica di quantizzazione di un convertitore si discosta da quella ideale perché alcune imperfezioni nella fabbricazione causano lo spostamento dalla posizione prevista delle soglie di separazione tra due intervalli di quantizzazione successivi. Un errore che causa lo spostamento di tutte le soglie di una stessa quantità viene chiamato offset. Una non idealità costituita da un errore costante nel passo di quantizzazione viene detta errore di guadagno. Un errore di linearità si riferisce alla deviazione della caratteristica di quantizzazione reale rispetto a quella ideale, una volta corretti gli errori di guadagno e di offset. Convertitore A/D pipeline funzionante ad 1V di alimentazione 7

14 Architettura generale di un convertitore pipeline In particolare, la INL è un vettore il cui elemento k-esimo è definito come differenza tra la k- esima soglia reale e il corrispondente valore ideale. La DNL si definisce invece come differenza tra l ampiezza reale di ogni intervallo di quantizzazione rispetto al valore ideale di 1 LSB. I termini integrale e differenziale derivano dal fatto che gli elementi del vettore DNL possono essere calcolati come differenza fra elementi successivi del vettore INL. La specifica dinamica più importante di un convertitore è il rapporto segnale-rumore. Si supponga di avere in ingresso al convertitore un segnale sinusoidale con la massima ampiezza consentita e una frequenza tale per cui su un lungo periodo di tempo i valori all interno di un intervallo di quantizzazione possono considerarsi equiprobabili, in tal caso il SNR dovuto al solo rumore di quantizzazione segue la legge SNR ideale = 602, N + 1, 76 ( db) (EQ 1.1) con N numero di bit del convertitore. Il SNR reale sarà minore del valore ideale a causa del rumore termico e delle non idealità del convertitore. Una definizione di prestazione ancora più stringente è ottenuta se all errore di quantizzazione viene sommata la distorsione armonica totale (THD). In questo caso la specifica prende il nome di Signal Noise plus Distorsion Ratio (SNDR) e deve essere idealmente uguale al SNR dell equazione 1.1. Una ulteriore specifica è lo Spurious Free Dinamic Range (SFDR) calcolabile mettendo in ingresso al convertitore un segnale sinusoidale di ampiezza massima e frequenza f in e facendo il rapporto tra l ampiezza dello spettro d uscita alla frequenza f in diviso l ampiezza della maggiore componente di distorsione. 1.3 Sorgenti di errore nel convertitore pipeline Di seguito vengono esposte le principali non idealità dei blocchi costituenti il singolo stadio che provocano non linearità nella caratteristica di quantizzazione dell intero convertitore. Tutti i grafici si riferiscono ad un convertitore costituito da 2 stadi da 2 bit ciascuno, per un totale di 4 bit. Il secondo ed ultimo stadio, non dovendo generare un residuo, contiene solamente i tre comparatori necessari per risolvere i 2 bit meno significativi. 8 Convertitore A/D pipeline funzionante ad 1V di alimentazione

15 Sorgenti di errore nel convertitore pipeline V in1 V out1 V in2 STADIO 1 STADIO 2 b3 b2 b1 b0 Figura 1.4 Convertitore pipeline a 2 stadi da 2 bit ciascuno Offset nei comparatori del sottoconvertitore A/D In figura 1.5a è mostrata la caratteristica V out -V in dello stadio di un pipeline con V ref =1, in cui l unica non idealità è la presenza di un offset sulla soglia -V ref /2. Il comparatore prende una decisione sbagliata e il residuo amplificato prodotto da questo stadio è al di fuori della dinamica d ingresso dello stadio successivo. Si supponga che il primo stadio del convertitore a 4 bit abbia un offset di -1LSB sulla soglia 05,. Con riferimento alla figura 1.5a, quando il segnale d ingresso sale da -1 a 5 8 ( = 05, 1LSB ) il primo stadio genera il codice 00 mentre il secondo stadio, vedendo a sua volta un ingresso che varia da -1 a 0.5 genera in successione i tre codici L uscita digitale globale sarà quindi Non appena il segnale d ingresso supera 5 8 il primo stadio genera il codice 01 e il secondo stadio genera il codice 00. L uscita complessiva passa quindi da 0010 a 0100 perdendo il codice A questo punto il secondo stadio vede un ingresso minore di -1 (fuori dinamica) e continua a generare 00. Il funzionamento corretto riprende quando V in1 supera -0.5 e l uscita del primo stadio rientra nella dinamica prevista. La figura 1.5b mostra come risulta la caratteristica di quantizzazione complessiva a causa dell errore appena descritto. La soglia di separazione tra i due intervalli di quantizzazione 3 e 4 che dovrebbe essere a -0,5 si è spostata di -0,125. La sua INL vale dunque -1LSB. La DNL dell intervallo di quantizzazione corrispondente al codice 3 vale -1LSB (l ampiezza si riduce a zero) mentre la DNL dell intervallo corrispondente al codice 4 vale +1LSB (l ampiezza raddoppia). Convertitore A/D pipeline funzionante ad 1V di alimentazione 9

16 Architettura generale di un convertitore pipeline 1 V out /2 0 V in a) -1/ /8-1/2 0 1/2 1 codice d uscita b) INL=-1LSB V in -1-5/8-1/2 0 1/2 1 Figura 1.5 a) Caratteristica ingresso-uscita di uno stadio a 2 bit. Il guadagno di interstadio è G=2 k =4. L offset sulla soglia -0.5 è uguale ad 1LSB= a) Caratteristica di quantizzazione di un convertitore pipeline a 4 bit il cui primo stadio ha un offset pari ad 1LSB sul comparatore con soglia Offset sui livelli generati dal sotto-convertitore D/A Analogamente al caso di offset sulle soglie dei comparatori, un offset su un livello generato dal DAC manda l uscita del corrispondente stadio fuori dinamica quindi può provocare missing codes. 10 Convertitore A/D pipeline funzionante ad 1V di alimentazione

17 Sorgenti di errore nel convertitore pipeline Analizziamo come si modifica la caratteristica di quantizzazione in presenza di un offset pari a -1LSB sul livello generato dal DAC del primo stadio (figura 1.6a). Quando V in1 supera 05, 05, il primo stadio genera il codice 01. Il secondo stadio vede un ingresso V in2 che parte da e genera il codice 01. L uscita complessiva passa da 0011 a 0101 con perdita del codice Infine quando V in raggiunge 1 8, V in2 va fuori dinamica e l uscita digitale complessiva rimane costante al valore 0111 per due intervalli di quantizzazione. V out /2 a) 0-1/2 offset V in 4xoffset /2 1/2 1-1/8 codice d uscita b) V in -1-1/2-1/8 1/2 1 Figura 1.6 a) Caratteristica ingresso-uscita con offset su un livello del sotto-convertitore D/A. b) Caratteristica di quantizzazione complessiva risultante. Convertitore A/D pipeline funzionante ad 1V di alimentazione 11

18 Architettura generale di un convertitore pipeline Nella figura 1.6b si vede come il tratto di caratteristica corrispondente ai tre intervalli di quantizzazione risulta avere una INL pari all offset del DAC (in questo caso -1LSB). In generale, ci saranno missing codes se l uscita dello stadio i-esimo eccede la dinamica prevista di una quantità maggiore di 2V ref /2 ni dove n i è la risoluzione rimanente dopo lo stadio i- esimo. Quindi per evitarli bisogna garantire che 1 2V offset i ref < G i 2 ni (EQ 1.2) avendo indicato con offset i e G i rispettivamente offset sul livello DAC e guadagno dello stadio i-esimo Errore di guadagno La figura 1.7a mostra la caratteristica di uno stadio a 2 bit con guadagno di interstadio affetto da errore ε. Il secondo stadio vede un segnale V in2 con una dinamica ridotta rispetto a 2V ref. Di conseguenza gli intervalli di quantizzazione a cavallo delle soglie del primo stadio risultano compressi mentre gli intervalli di quantizzazione tra due soglie successive risultano espansi a causa del ridotto guadagno. Ciò è ben visibile nella figura 1.7b. In generale, lo stadio successivo a quello con guadagno errato, vede un segnale con dinamica 2V ref (1-ε) invece di 2V ref cioè un segnale che rimane sotto al valore massimo atteso V ref di una quantità εv ref. Supponiamo che la risoluzione della cascata di stadi successivi a quello errato sia n i bit; ciò significa che l intervallo 2V ref viene ulteriormente diviso in 2 ni intervalli di quantizzazione dagli stadi successivi. Per non avere missing codes l errore εv ref deve essere minore di 2V ref /2 ni, quindi ε < 1/2 ni Convertitore A/D pipeline funzionante ad 1V di alimentazione

19 Sorgenti di errore nel convertitore pipeline V ref V out εv ref 1/2V ref 0 pendenza = 4(1-ε) V in a) -1/2V ref -V ref -V ref -1/2V ref 0 1/2V ref V ref codice d uscita b) V in -V ref -1/2V ref 0 1/2V ref V ref Figura 1.7 a) Caratteristica ingresso-uscita con guadagno effettivo inferiore a quello ideale. b) Caratteristica di quantizzazione complessiva con errore ε=1/2 2 sul primo stadio. Consideriamo ora la situazione descritta nelle figura 1.8a e figura 1.8b In questo caso il guadagno del primo stadio è maggiore di quello ideale. L effetto sulla caratteristica di quantizzazione complessiva è una dilatazione degli intervalli di quantizzazione a cavallo delle soglie del primo stadio dovuta al v in2 fuori dinamica e una compressione degli intervalli di quantizzazione tra due soglie successive del primo stadio dovuta all aumento di guadagno. Convertitore A/D pipeline funzionante ad 1V di alimentazione 13

20 Architettura generale di un convertitore pipeline V ref V out /2V ref 0 V in a) -1/2V ref -V ref -V ref -1/2V ref 0 1/2V ref V ref codice d uscita b) V in -V ref -1/2V ref 0 1/2V ref V ref Figura 1.8 a) Caratteristica ingresso-uscita del singolo stadio con guadagno maggiore di quello ideale. b) Caratteristica di quantizzazione complessiva Offset dell amplificatore Come si vede nella figura 1.9, un offset all ingresso dell amplificatore è equivalente ad un offset uguale in valore assoluto ma opposto in segno sovrapposto a tutti i livelli generati dal sotto-convertitore D/A. Ciò è facilmente deducibile anche considerando l espressione analitica 14 Convertitore A/D pipeline funzionante ad 1V di alimentazione

21 La correzione d errore digitale (DEC) della funzione di trasferimento del singolo stadio V out = GV ( in + offset V dac ) = GV ( in ( V dac offset) ). V out V ref /2V ref 0 offset V in -1/2V ref -V ref -V ref -1/2V ref 0 1/2V ref V ref Figura 1.9 Caratteristica ingresso-uscita del singolo stadio con offset all ingresso dell amplificatore. Nelle realizzazioni circuitali, per rilassare la precisione richiesta sulle soglie dei comparatori, si utilizza una caratteristica V in -V out del singolo stadio modificata, unita ad una elaborazione digitale dei bit ricavati da ogni stadio con l algoritmo descritto nel paragrafo successivo. 1.4 La correzione d errore digitale (DEC) Al fine di illustrare l algoritmo della correzione digitale, consideriamo ancora un pipeline a 4 bit costituito da 2 stadi. Abbiamo visto che quando si verifica un offset nei sotto-convertitori A/D o D/A, l uscita del primo stadio eccede la dinamica ±V ref e questo implica perdita di informazione. Per eliminare questo problema si può incrementare la dinamica d ingresso dell ADC del secondo stadio oppure, in maniera equivalente, ridurre il guadagno di interstadio. Quando il guadagno di interstadio viene ridotto a 2, la funzione di trasferimento diventa quella in figura 1.10a. Ciò consente all errore del sotto-convertitore A/D di arrivare a 1/4 V ref senza Convertitore A/D pipeline funzionante ad 1V di alimentazione 15

22 Architettura generale di un convertitore pipeline mandare fuori dinamica l uscita. Comunque quando è presente un errore nell ADC, senza correzione digitale esso apparirà nel codice digitale finale. V out V out V ref V ref /2V ref 1/2V ref vin2 0 V in 0 V in -1/2V ref -1/2V ref vin1 -V ref -V ref -V ref -1/2V ref 0 1/2V ref V ref -V ref -1/2V ref 0 1/2V ref V ref a) b) Figura 1.10 Caratteristica ingresso-uscita del singolo stadio con guadagno ridotto. Assumiamo ora che il primo stadio sia ideale; con un ingresso a piena dinamica, l uscita rimane entro [-1/2V ref, 1/2V ref ], quindi lo stadio successivo non produrrà mai i codici 00 e 11. Tali codici potrebbero verificarsi solo in presenza di un errore nel sotto-convertitore A/D. Per esempio, se in ingresso al primo stadio (in cui due delle soglie del sotto-convertitore A/D sono affette da errore) arriva il segnale v in1 (figura 1.10b), l uscita V out1 supera 1/2V ref e il secondo stadio produce il codice 11. Ciò viene interpretato come una sottostima del segnale da parte del primo stadio (che in effetti genera il codice 10 invece di 11) e il circuito di correzione digitale provvederà a sommare 1LSB al codice del primo stadio per correggere l errore. Se in ingresso al primo stadio arriva il segnale v in2, l uscita V out1 scende sotto -1/2V ref e il secondo stadio produce il codice 00. Il circuito di correzione digitale provvederà a sottrarre 1LSB dal codice del primo stadio. Si noti che il codice finale generato dai due stadi è a 3 bit! Il secondo bit del secondo stadio contiene l informazione sull errore nelle soglie dei sotto-convertitori A/D del primo stadio. Con questo metodo si possono tollerare errori sulle soglie degli ADC fino a 1/4V ref. Se si utilizzano stadi con la caratteristica di figura 1.10 il circuito di correzione digitale dovrebbe contenere sommatori e sottrattori. La sottrazione può essere eliminata modificando la caratteristica nel modo illustrato in figura 1.11, cioè aggiungendo un offset di -1/4V ref all ingresso dell ADC e all uscita del DAC. 16 Convertitore A/D pipeline funzionante ad 1V di alimentazione

23 La correzione d errore digitale (DEC) V out V ref /2V ref V in + Σ V out 0 V in Σ + -1/4Vref + - Σ gain = 2 k -1/2V ref ADC DAC -V ref -V ref -1/4V ref 1/4V ref 3/4V ref Figura 1.11 Caratteristica V in -V out del singolo stadio modificata. Con questa modifica il codice d uscita dell ADC è sempre minore o uguale all uscita ideale per cui il circuito di correzione digitale deve effettuare soltanto somme. Poiché l overrange nella funzione di trasferimento può essere rilevata dallo stadio successivo, si può introdurre una ulteriore semplificazione eliminando il comparatore a 3/4V ref, ottenendo la caratteristica di figura V out V ref /2V ref 0 V in -1/2V ref -V ref -V ref -1/4V ref 1/4V ref V ref Figura 1.12 Caratteristica V in -V out di uno stadio a 1.5 bit. Convertitore A/D pipeline funzionante ad 1V di alimentazione 17

24 Architettura generale di un convertitore pipeline Per realizzare una conversione a 4 bit la cascata potrebbe essere formata da tre di tali stadi più un comparatore finale con soglia = 0. Ogni stadio fornisce una parola digitale a due bit che però possono assumere solo i valori (si parla infatti di stadio a 1.5 bit). Per ottenere la parola finale a 4 bit corretta digitalmente, i codici generati dai vari stadi devono essere sommati con opportuni pesi come è illustrato nella figura I STADIO II STADIO III STADIO COMPARATORE FINALE b 1I b 0I b 1II b 0II b 1III b 0III b 0c b 3 b 2 b 1 b 0 Figura 1.13 Applicazione dell algoritmo di correzione digitale alle uscite di tre stadi da 1,5 bit più un comparatore finale Errori nella caratteristica statica a 1,5 bit Abbiamo visto che un eventuale offset nei comparatori viene compensato dalla correzione digitale, ammesso che rimanga entro ±V ref /4 in modo che V out non ecceda la dinamica di 2V ref. Un errore ε sul guadagno invece modifica la caratteristica V in -V out nel modo illustrato in figura In tale figura è presente anche un errore di +V ref /4 sulla soglia positiva. La massima deviazione dal valore corretto del residuo amplificato vale εv ref e si ha per V in =±V ref o anche per V in =0,±V ref /2 nel caso in cui i comparatori hanno il massimo offset consentito ±V ref /4. Ponendo εv ref < 2V ref /2 ni si ricava, come nel caso della caratteristica non modificata, ε 1 2 n i 1 <. 18 Convertitore A/D pipeline funzionante ad 1V di alimentazione

25 La correzione d errore digitale (DEC) V ref V out εv ref 1/2V ref 0.5εV ref pendenza=2(1-ε) 0 V in a) -1/2V ref -V ref -V ref -1/4V ref 1/2V ref V ref codice d uscita b) V in -V ref -1/2V ref 0 1/2V ref V ref Figura 1.14 a) Errore di guadagno nella caratteristica a 1.5 bit. b) Caratteristica di quantizzazione di un pipeline a 4 bit in cui il primo stadio ha un errore sul guadagno ε = 1/2 2 Per quanto riguarda la precisione delle tensioni V dac generate del sottoconvertitore D/A la figura 1.15 mostra che per avere un errore su V out1 minore di 1LSB della risoluzione rimanente di n i bit, l offset deve essere minore di V ref /2 ni. Convertitore A/D pipeline funzionante ad 1V di alimentazione 19

26 Architettura generale di un convertitore pipeline V out V ref offset x 2 1/2V ref a) 0 offset V in -1/2V ref offset x 2 -V ref -V ref -1/4V ref 14V ref V ref codice d uscita codice d uscita INL=1LSB V in INL=-1LSB V in 0 0 -V ref -1/2V ref 0 1/2V ref V ref b) -V ref -1/2V ref 0 1/2V ref V ref c) Figura 1.15 a) Offset sul livello del sotto-convertitore D/A nella caratteristica a 1.5 bit. b) Caratteristica di quantizzazione complessiva quando il DAC del primo stadio ha un offset sul livello +V ref /2 pari a +V ref /2 3 (=LSB). c) Offset pari a -V ref /2 3. Il tratto di caratteristica corrispondente a V in >V ref /4 risulta avere una INL di ±1LSB a seconda del segno dell offset. La correzione digitale è anche in grado di ridurre gli effetti negativi di un offset all ingresso degli amplificatori. Si consideri innanzi tutto un offset V os all ingresso dell amplificatore del primo stadio. Il residuo amplificato sarà, in questo caso, V out1 = 2( V in1 + V os V dac ) che 20 Convertitore A/D pipeline funzionante ad 1V di alimentazione

27 La correzione d errore digitale (DEC) equivale ad avere in ingresso un segnale V in1 = V in1 + V os e contemporaneamente avere un errore sulle soglie del primo sotto-convertitore A/D pari a -V os, perché in realtà i comparatori vedono il segnale V in1. Dato che quest ultimo errore viene corretto dalla correzione digitale, l unico effetto dell offset V os è quello di spostare la dinamica d ingresso della quantità V os senza però pregiudicare la linearità del convertitore. Lo stesso tipo di errore generato dall amplificatore dello stadio i-esimo è equivalente ad avere un ingresso V ini = V ini + V osi e un errore V osi sulle soglie dei comparatori dello stadio i-esimo. Ma V ini corrisponde ad un segnale V ini 1 = V ini 2 all ingresso dello stadio (i-1)-esimo: V ini V ini = = 1 2 V ini V osi Procedendo in questo modo si riconduce l offset ad un errore sulle soglie dei comparatori di tutti gli stadi precedenti e ad un offset all ingresso del primo stadio pari a diviso il guadagno degli stadi precedenti l i-esimo. Nella figura 1.16 è riportata la caratteristica di quantizzazione ottenuta con il programma MATLAB riportato nell appendice B (listato 1) e corrispondente ad un offset pari a 2 LSB all ingresso dell amplificatore del secondo stadio del solito convertitore a 4 bit. Come si vede, il risultato è un offset di 1LSB nella caratteristica complessiva, che però non risulta affetta da INL o DNL. V osi V osi codice d uscita V in -V ref -1/2V ref 0 1/2V ref V ref Figura 1.16 Caratteristica di quantizzazione di un convertitore pipeline a 4 bit il cui secondo stadio a 1.5 bit ha un amplificatore con offset in ingresso pari a 2LSB. Convertitore A/D pipeline funzionante ad 1V di alimentazione 21

28 Architettura generale di un convertitore pipeline Prestazioni dinamiche complessive in presenza di errori nei singoli stadi I seguenti grafici mostrano come varia il SNR ricavabile da un convertitore pipeline a 9 bit quando il primo o il secondo stadio da 1,5 bit hanno un errore di guadagno ε (figura 1.17) oppure un offset su una delle soglie del sotto-convertitore A/D (figura 1.18) SNR (db) /2 10 1/2 9,5 1/2 9 1/2 8,5 1/2 8 1/2 7,5 1/2 7 1/2 6,5 1/2 6 errore ε sul guadagno del primo (o) o del secondo stadio (*) Figura 1.17 Andamento del SNR di un pipeline i cui primo o secondo stadio hanno un errore di guadagno ε. La scala delle ascisse è logaritmica in base SNR (db) SNR (db) V ref /2 6 -V ref /2 7 -V ref /2 8 -V ref /2 9 -V ref /2 10 offset negativo sul livello +V ref /2 del DAC del primo (o) o del secondo stadio (*) V ref /2 10 V ref /2 9 V ref /2 8 V ref /2 7 V ref /2 6 offset positivo sul livello +V ref /2 del DAC del primo (o) o del secondo stadio (*) Figura 1.18 Andamento del SNR di un pipeline i cui sottoconvertitori D/A del primo o del secondo stadio hanno un offset sul livello +V ref /2. 22 Convertitore A/D pipeline funzionante ad 1V di alimentazione

29 La correzione d errore digitale (DEC) Dalla figura 1.18 si nota che un offset negativo sul livello + V ref 2 del DAC peggiora il SNR in modo maggiore di un corrispondente offset positivo uguale in valore assoluto. Questa mancanza di simmetria può sembrare strana ma, in effetti, nel caso di un offset negativo la funzione di trasferimento statica del singolo stadio genera una uscita V out fuori dinamica mentre nel caso di offset positivo lo swing d uscita rimane inferiore alla massima dinamica consentita. La non linearità che ne risulta nella caratteristica di quantizzazione complessiva è diversa (figura 1.15 b e c). Naturalmente se l errore fosse sul livello V ref 2 gli effetti di offset positivo e negativo sarebbero invertiti. Dai grafici di figura 1.18 si vede che per avere un SNR non inferiore ai 54dB il valore assoluto dell offset sui livelli del DAC del primo stadio deve mantenersi inferiore a V ref 2 85,. Dato che il guadagno di interstadio è 2, ciò corrisponde ad una differenza del residuo amplificato rispetto al valore corretto di ( 2V ref ) 2 85, = V ref 2 75,. Per produrre la stessa deviazione del 1 residuo un errore di guadagno sul primo stadio dovrebbe valere ε = (cfr. figura 1.14a); in 2 75, questo caso il SNR rimarrebbe comunque superiore a 54dB (cfr. figura 1.17). La quantità V ref 2 75, può essere assunta come valore indicativo dell errore sul residuo amplificato da non superare per mantenere il SNR superiore ai 54dB. Tale valore verrà usato nel paragrafo 2.6 per ricavare la precisione necessaria nella implementazione circuitale del singolo stadio. Le figure mostrano invece come si modificano gli spettri dell uscita del medesimo convertitore a causa delle non idealità specificate nelle rispettive didascalie. Tutte le simulazioni di questo paragrafo sono state effettuate con i programmi MATLAB riportati nell appendice B (listati 1 e 2). Per calcolare il SNR e lo spettro si è utilizzata una frequenza di campionamento di 12,5MHz e un segnale d ingresso sinusoidale con frequenza di 3,5MHz e 2048 campioni perché questi valori verranno usati anche per caratterizzare il circuito finale. Convertitore A/D pipeline funzionante ad 1V di alimentazione 23

30 Architettura generale di un convertitore pipeline 50 SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.19 Spettro del segnale d uscita del convertitore pipeline ideale. 50 SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.20 Spettro del segnale d uscita quando il primo stadio ha un errore di guadagno ε = 1/ SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.21 Spettro del segnale d uscita quando il primo stadio ha un errore di guadagno ε = 1/ Convertitore A/D pipeline funzionante ad 1V di alimentazione

31 La correzione d errore digitale (DEC) 50 SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.22 Spettro del segnale d uscita quando la tensione di riferimento V ref /2 generata dal sottoconvertitore D/A del primo stadio ha un offset = LSB/2=V ref / SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.23 Spettro del segnale d uscita quando la tensione di riferimento V ref /2 generata dal sottoconvertitore D/A del primo stadio ha un offset = LSB=V ref / SNR= Nyquist Output Spectrum [db] frequency [Hz] x 10 6 Figura 1.24 Spettro del segnale d uscita quando la tensione di riferimento V ref /2 generata dal sottoconvertitore D/A del primo stadio ha un offset = -LSB=-V ref /2 8. Convertitore A/D pipeline funzionante ad 1V di alimentazione 25

32 Architettura generale di un convertitore pipeline Nelle figure 1.20 e 1.21, che mostrano gli effetti di un error di guadagno, si possono notare le spurie prodotte dalla distorsione del segnale d ingresso sinusoidale. Nella figura 1.20 è riconoscibile la 3 armonica che si colloca a 2MHz. Nella figura 1.21, all aumentare dell errore ε, si manifestano ulteriori armoniche di ampiezza inferiore alle frequenze di 6MHz (corrispondente alla 9 armonica), 1MHz (11 armonica), 4,5MHz (13 armonica). Il fatto di avere armoniche di ordine dispari è facilmente comprensibile osservando dalla figura 1.14 che un errore di guadagno produce una caratteristica di quantizzazione globale non lineare con simmetria dispari rispetto al centro della stessa. Ciò non è vero per la caratteristica di figura 1.15 b e c, prodotta da un offset su uno dei livelli del sotto-convertitore D/A. Infatti gli spettri delle figure mostrano chiaramente armoniche superiori di ordine sia pari che dispari. In figura 1.23 per esempio, si notano i picchi di distorsione alle frequenze 5,5MHz (2 armonica), 2MHz (3 armonica) 1,5MHz (4 armonica) 4MHz (6 armonica) e 3MHz (8 armonica). 26 Convertitore A/D pipeline funzionante ad 1V di alimentazione

33 CAPITOLO 2 Implementazione del singolo stadio tramite circuiti SC 2.1 Implementazioni del calcolo del residuo amplificato tramite circuiti SC Tra le possibili tecniche circuitali per la progettazione di un convertitore pipeline quella a capacità commutate (SC - Switched Capacitor) è la più usata perché presenta i seguenti vantaggi. Innanzi tutto i circuiti SC possono essere realizzati in tecnologia standard CMOS dato che i loro requisiti fondamentali sono soddisfatti da questa tecnologia: l impedenza d ingresso infinita dell opamp viene ottenuta usando un MOS come dispositivo d ingresso; possono essere usati amplificatori a transconduttanza perché il carico è capacitivo; gli interruttori sono realizzabili con transistor MOS e i condensatori sono disponibili nei processi di produzione CMOS. Tutto ciò permette una eventuale integrazione del convertitore in un sistema misto analogico-digitale. Ulteriori vantaggi dei circuiti SC derivano dal fatto che la precisione del convertitore viene a dipendere da rapporti di capacità che possono essere realizzate con errore di matching inferiore allo 0.2%, consentendo di arrivare a risoluzioni di 9-10 bit senza strutture di trimming. Per lo stesso motivo risulta ridotta la sensibilità delle prestazioni alle variazioni di temperatura e invecchiamento. Infine, i sistemi SC lavorano con strutture ad anello chiuso e ciò permette di elaborare segnali con elevato swing. Verranno ora esaminati i due schemi circuitali più utilizzati per l implementazione delle seguenti funzioni del singolo stadio: campionamento del segnale d ingresso e amplificazione del residuo [4]. La struttura più semplice è quella riportata in figura 2.1. Nella fase 1, rappresentata nella figura 2.1a, il segnale d ingresso viene campionato sul condensatore C s, il condensatore in reazione all operazionale viene scaricato, il sotto-convertitore A/D genera il codice a k bit Convertitore A/D pipeline funzionante ad 1V di alimentazione 27

34 Implementazione del singolo stadio tramite circuiti SC relativo al singolo stadio e il sotto-convertitore D/A, a partire da tale codice, genera il corrispondente livello quantizzato V dac. C f C f V in C s V in C s ADC DAC V dac S1 V out S2 ADC DAC V dac S1 V out S2 Figura 2.1 Possibile realizzazione circuitale del singolo stadio di un convertitore pipeline. Nella successiva fase 2, (figura 2.1b) il condensatore C s viene commutato sull uscita del DAC e contemporaneamente si attiva la reazione negativa attorno all operazionale aprendo gli interruttori S1 e S2. Grazie alla massa virtuale sull ingresso invertente dell operazionale, la ridistribuzione di carica tra C s e C f produce una tensione di uscita: V out = C s ( V C in V dac ) f (EQ 2.1) Scegliendo C s /C f = 2 si ottiene una tensione V out = 2(V in - V dac ) adatta ad uno stadio a 1bit o a 1.5 bit con correzione digitale. La topologia più usata però è quella di figura 2.2 in cui il segnale d ingresso viene campionato anche sulla capacità di feedback. C f C f V in C s V in C s ADC DAC 2V dac S1 V out S2 ADC DAC 2V dac S1 V out S2 Figura 2.2 Schema circuitale del singolo stadio di un convertitore pipeline più usato. 28 Convertitore A/D pipeline funzionante ad 1V di alimentazione

35 Implementazioni del calcolo del residuo amplificato tramite circuiti SC Nella fase 2 l uscita si porta al valore C s V out = C f C s V in V C dac f (EQ 2.2) Per realizzare un guadagno di interstadio pari a 2 bisogna fare C s /C f =1. Quest ultima struttura presenta alcuni vantaggi rispetto alla precedente. Il fattore di feedback f b =C f /(C s +C f ) vale 0.33 nella prima struttura e 0.5 nella seconda, se si trascura la capacità parassita d ingresso dell operazionale. A causa del guadagno finito dell operazionale A o, il fattore di amplificazione delle due strutture non sarà esattamente C s /C f o 1+C s /C f ma sarà affetto da un errore pari a 1/(1+A o f). A parità di A o, un fattore di feedback maggiore riduce tale errore. Se l operazionale viene modellizzato, in prima approssimazione, come un singolo transistor MOS in configurazione a source comune (figura 2.3), la banda del sistema reazionato è data da [4]: BW = G m f C b load (EQ 2.3) con G m transconduttanza dell opamp e C load carico totale visto dall operazionale. Anche per la larghezza di banda avere un fattore di feedback maggiore è conveniente. C f I ds C l C s Figura 2.3 OTA a singolo transistor. Infine è da osservare che la grandezza G 1 =1+C s1 /C f è meno sensibile al mismatch capacitivo rispetto alla grandezza G 2 =C s2 /C f. Per dimostrare quest ultima affermazione, definiamo C come la differenza nel valore di due capacità, idealmente uguali, dovuta ai limiti tecnologici dei Convertitore A/D pipeline funzionante ad 1V di alimentazione 29

36 Implementazione del singolo stadio tramite circuiti SC processi produttivi. C è una variabile casuale con distribuzione di tipo gaussiano, a media nulla e varianza σ 2 C. Assumiamo la C f del denominatore come capacità di riferimento. La capacità C s1 ha media uguale a C f e varianza σ 2 C. La capacità C s2 viene ottenuta mettendo in parallelo due capacità di riferimento; il suo valore medio è 2C f e la sua varianza 2σ 2 C perché è la somma di due variabili gaussiane ognuna con media C f e varianza σ 2 C. Per calcolare le deviazioni statistiche di G 1 e G 2 sostituiamo a C s1 e C s2 il loro valore medio più la deviazione standard C f + σ C σ G C = + = C f C f 2C f + 2 σ C G σ C = = C f C f (EQ 2.4) È ovvio che la deviazione standard di G 2 è maggiore di quella di G 1, a parità di mismatch σ C. 2.2 Risoluzione per stadio ottimale La dissipazione dell intero convertitore dipende anche dalla risoluzione per stadio adottata. Per risoluzioni complessive inferiori ai bit e frequenze di campionamento superiori al MHz, la scelta ottimale al fine di minimizzare la potenza dissipata risulta essere 1,5 bit per stadio. I motivi vengono spiegati di seguito. La prima ragione è che questa risoluzione riduce la banda richiesta all operazionale. Infatti, come abbiamo visto, il guadagno di interstadio G=C s /C f è ottenuto tramite un operazionale reazionato negativamente. Più è basso G, più la banda della funzione di trasferimento ad anello chiuso si avvicina alla banda unitaria dell operazionale. A parità di frequenza di campionamento, avere G basso significa poter utilizzare operazionali meno veloci e quindi consumare meno potenza. Inoltre, siccome la capacità minima utilizzabile è limitata da esigenze di rumore e di matching, ne deriva che il carico capacitivo risulta proporzionale al guadagno di interstadio. Un altro motivo è che con questa risoluzione sono necessari 2 comparatori per stadio. Per esempio, nel caso di 9 bit totali, servono 2x8+1 =17 comparatori (8 stadi più un comparatore finale). Risoluzioni più elevate richiedono un numero maggiore di comparatori, soprattutto se non si vuole ridurre il range di correzione digitale. La figura 2.4 mostra le caratteristiche statiche ingresso-uscita di due stadi da 2 bit effettivi (il guadagno è 4) con differente range di correzione digitale; nella figura 2.4a, l aggiunta di un 30 Convertitore A/D pipeline funzionante ad 1V di alimentazione

37 Risoluzione per stadio ottimale comparatore ai tre che si avrebbero senza correzione digitale, consente di avere un offset sulle soglie di ±V ref /16; nella figura 2.4b, l aggiunta di tre comparatori porta l offset tollerato a ±V ref / 8. Supponendo di utilizzare quest ultima caratteristica, un convertitore a 9 bit avrebbe bisogno di 4 stadi + 1 comparatore finale, quindi 25 comparatori in totale. V out V out V ref V ref 1/2V ref 1/2V ref 0 V in 0 V in -1/2V ref -1/2V ref -V ref -V ref -V ref -1/2V ref 0 1/2V ref V ref -V ref -1/2V ref 0 1/2V ref V ref a) b) Figura 2.4 Caratteristiche statiche di uno stadio da 2 bit effettivi. Per basse frequenze di campionamento, invece, la velocità degli operazionali non è più un vincolo stringente; in questo caso una maggiore risoluzione per stadio, richiedendo un minor numero di operazionali, potrebbe essere conveniente. All aumentare della risoluzione complessiva il rumore termico diventa sempre più importante e costringe a fare per i primi stadi condensatori di dimensioni maggiori dei limiti tecnologici. Un guadagno di interstadio elevato avrebbe il vantaggio di attenuare il rumore quando questo viene riferito all ingresso e permetterebbe l uso di condensatori più piccoli. La soluzione comunemente adottata in tale situazione consiste nel fare i primi stadi con guadagno maggiore di due per poi diminuirlo quando la risoluzione rimanente scende a 9-10 bit [4]. Convertitore A/D pipeline funzionante ad 1V di alimentazione 31

38 Implementazione del singolo stadio tramite circuiti SC 2.3 Problemi della bassa tensione Uno dei principali problemi da affrontare lavorando a bassa tensione è la corretta chiusura degli interruttori per qualsiasi valore del segnale in ingresso. Si consideri il transmission gate di figura 2.5a. La tensione disponibile per il clockn e clockp deve essere almeno una V thn +V ov maggiore di V in per accendere l NMOS e una V thp +V ov minore di V in per accendere il PMOS. Con una bassa tensione di alimentazione, ci sono valori del segnale di ingresso per cui sia l NMOS che il PMOS risultano spenti anche se il clock è attivo. La figura 2.5b mostra la conduttanza del transmission gate (g dsn +g dsp ) in funzione del segnale d ingresso con una tensione di alimentazione V DD < V thn + V thp. È chiaro che nell intervallo V DD -V thn < V in < V thp il segnale non può passare sul condensatore C. clockn g ds Vin C clockp V dd -Vth n Vth p V dd Vin Figura 2.5 Transmission gate e sua conduttanza quando V DD <V thn +V thp. Possibili soluzioni a questo problema sono l uso di transistor a bassissima tensione di soglia realizzabili con processi di fabbricazione speciali e molto costosi; l uso di circuiti di bootstrap del segnale di clock o l uso di moltiplicatori di tensione on chip. I limiti di queste soluzioni sono dovuti alla necessità di hardware aggiuntivo, ma anche a problemi affidabilistici di campi elettrici troppo intensi e a problemi di clock-feedthrough che aumenta con l ampiezza del clock. Un altra soluzione, basata sugli switched opamp e utilizzata anche in questa tesi, verrà esaminata in dettaglio nel paragrafo 2.4. Una ulteriore considerazione sulla bassa tensione va fatta a proposito della dissipazione di potenza. Al diminuire della tensione di alimentazione, si riduce anche il range disponibile per lo swing del segnale. Per mantenere inalterato il rapporto segnale/rumore, il rumore termico del circuito deve essere diminuito in proporzione. In generale, però, per diminuire il rumore bisogna dissipare più potenza. Il risultato di questo compromesso è che, diversamente dai circuiti digitali, 32 Convertitore A/D pipeline funzionante ad 1V di alimentazione