In realtà, non un solo microprocessore, ma un intera famiglia, dalle CPU più semplici con una sola pipeline a CPU molto complesse per applicazioni ad

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1 Principi di architetture dei calcolatori: l architettura ARM. Mariagiovanna Sami

2 Che cosa è ARM In realtà, non un solo microprocessore, ma un intera famiglia, dalle CPU più semplici con una sola pipeline a CPU molto complesse per applicazioni ad alte prestazioni Oggi, probabilmente l architettura più diffusa per sistemi embedded (dai cellulari all IPad a un grandissimo numero di applicazioni di ogni genere! Il 78% dei telefoni cellulari l usa processori ARM ) ARM come azienda non produce silicio vende proprietà intellettuale (l insieme delle istruzioni, la microarchitettura delle CPU, fino al progetto elettronico completo...) 2

3 Che cosa è ARM Di norma, i processori ARM compaiono come componenti (detti core) di circuiti integrati più complessi; tipicamente, su un chip oltre alla (alle) CPU compaiono memorie, controllori di periferiche, dispositivi dedicati a specifici compiti quali elaborazione di segnale etc. Si farà riferimento qui principalmente alla CPU ARM9: si tratta di un architettura semplice, studiata per basso consumo di potenza e fortemente modulare, di grandissimo successo (ad oggi, più di cinque miliardi di questo dispositivo sono stati inseriti in vari sistemi!). 3

4 Il concetto ARM: Che cosa è ARM Sviluppato all inizio degli anni 80 per realizzare un personal computer a basso costo (l azienda inglese si chiamava Acorn Computers e fra gli azionisti i c era Olivetti); Realizzato a partire dalla proposta del MIPS (architettura RISC di tipo pipelined); Prima versione (v1): 1985, pipeline p a tre stadi. 1990: da una joint venture con Apple nasce la ditta ARM, per realizzare il primo PDA (Newton). 4

5 Essenzialmente: ARM: architetturabase Architettura di tipo loadstore : le istruzioni che elaborano dati operano solo su contenuti ti di registri interni alla CPU, le istruzioni che possono accedere alla memoria sono solo letture (load, d da memoria a un registro interno della CPU) e scritture (store, t da un registro alla memoria); Le istruzioni aritmeticologiche specificano i registri di due operandi e del risultato (architettura a tre operandi) 5

6 ARM: architetturabase La pipeline originale (ARM 7): Pipeline su tre stadi: Lettura (F) legge un istruzione dalla memoria Decodifica (D) decodifica l istruzione e genera i segnali di controllo necessari Esecuzione (E): Gli operandi vengono letti nei registri i sorgente Eventualmente uno degli operandi viene fatto scorrere L ALU genera il risultato Il risultato viene scritto nel registro destinazione 6

7 ARM: architetturabase Nel primo schema, esiste un unica unità di memoria (i (si adotta lo schema Von Neumann invece di quello Harvard). La disponibilità di un unica porta di memoria provoca uno stallo a ogni istruzione load o store, dato che non si può leggere la prossima istruzione mentre si legge/scrive un dato. 7

8 ARM: architetturabase Problema: alcune istruzioni richiedono più di tre cicli si perde in regolarità: LOAD e STORE richiedono 2 cicli per l esecuzione (uno per il calcolo dell indirizzo e uno per l accesso alla memoria) Nel caso di salti condizionati, si deve svuotare la pipeline e riprendere l esecuzione del programma dall indirizzo destinazione corretto; Si veda il comportamento della pipeline: 8

9 ARM: architetturabase 9

10 ARM: architetturabase Con la CPU ARM 9 (presentata nel 1995) si è passati a una pipeline a 5 stadi (dotata di Cache Istruzioni e Cache Dati separate, in modo da evitare i problemi visti con la pipeline a tre stadi) Gli stadi sono: Lettura Decodifica Esecuzione Buffer/data Writeback (scrittura nel registro destinazione) 10

11 ARM: architetturabase 1. Lettura: legge un istruzione; 2. Decodifica l istruzione e legge dai registri gli operandi (fino a 3, dato che si introduce l istruzione MAC multiply l and Accumulate che esegue l operazione X=A+B C); 3. Esecuzione: se richiesto fa scorrere un operando; l ALU genera il risultato (o l indirizzo nel caso di Load o Store) 4. Buffer/data: si accede alla memoria. Solo Load e Store compiono operazioni utili in questo stadio; 5. Writeback: il risultato (incluso il valore letto dalla memoria) viene scritto nel registro destinazione. 11

12 ARM: architetturabase. Lo schema dell architettura indica i cinque stadi corrispondenti alle cinque fasi; La pipeline è molto meglio bilanciata e va a frequenza più alta; si sono inseriti i percorsi di data forwarding per superare i conflitti da dipendenze RAW 12

13 ARM: architetturabase Esistono anche soluzioni con pipeline a sei e otto stadi per fornire prestazioni più elevate su applicazioni di fascia alta (oltre a soluzioni più avanzate con più pipeline operanti in parallelo); L architettura vista è quella base : si possono aggiungere funzionalità ulteriori (ad esempio, l aritmetica in virgola mobile) che vengono associate al data path base ricorrendo al concetto dei coprocessori che consentono fra l altro di estendere l insieme iniziale delle istruzioni di macchina. 13

14 ARM: architetturabase Il modo di esecuzione principale è il modo utente (user mode): il sistema operativo garantisce protezione e isolamento dell applicazione eseguendo quest ultima in modo utente; Tutti gli altri modi di esecuzione sono privilegiati e usati solo nell esecuzione del software di sistema (è importante ricordare che si tratta di un architettura per sistemi embedded, quindi per sistemi che spesso devono reagire a eventi esterni così da gestirli). In particolare: 14

15 ARM: architetturabase. Modi privilegiati: Fast interrupt processing mode: la CPU vi si porta quando riceve un segnale di interruzione dalla sorgente che il progettista ha designato come sorgente di interruzione veloce Normal interrupt t processing mode: la CPU vi si porta quando riceve un segnale da qualsiasi altra sorgente di interruzione; e; Software interrupt processing mode: la CPU vi si porta quando incontra un istruzione di interruzione software (in sostanza una system call questo è il modo normale per invocare i servizi del sistema operativo su ARM); 15

16 ARM: architetturabase Modi privilegiati (cont.): Undefined instruction mode: la CPU vi si porta quando tenta di eseguire un istruzione che non è supportata né dall architettura base né da uno dei coprocessori ad essa collegati (può essere usato per emulare via software un coprocessore che non si è realizzato); System mode usato per eseguire compiti privilegiati del sistema operativo; Abort mode usato in risposta a violazioni dei diritti di accesso alla memoria. 16

17 ARM: i coprocessori Una soluzione fortemente modulare per estendere l architettura base, ma come si gestiscono i coprocessori? È stato definito un protocollo di interazione fra CPU e coprocessori, accompagnato da istruzioni di trasferimento dati fra ARM e coprocessori (anche questi devono utilizzare un architettura loadstore). 17

18 ARM: i coprocessori Interfaccia processorecoprocessore: coprocessore: 18

19 ARM: i coprocessori Segnali di controllo dell interfaccia: CPi: dalla CPU ARM a tutti i coprocessori: la CPU ARM identifica un istruzione relativa a un coprocessore e desidera eseguirla; CPa: dai coprocessori alla CPU. Attivata t quando non c e un coprocessore capace di eseguire l istruzione; CPb: attivata quando il coprocessore è impegnato (busy) e non può cominciare immediatamente a eseguire l istruzione. Sia la CPU che i coprocessori generano in modo autonomo i segnali. Quando la CPU incontra un istruzione dedicata a un coprocessore, sono possibili i seguenti casi: 19

20 ARM: i coprocessori ARM decide di non eseguire l istruzione (es. una condizione non è soddisfatta): CPi non viene attivato, e l istruzione verrà scartata ARM decide di eseguire l istruzione (valore attivo per CPi) ma il coprocessore non c è (CPa attivo): ARM reagisce con un eccezione di istruzione non definita ; ARM decide di eseguire l istruzione (valore attivo per CPi) ma il coprocessore pur presente (CPa inattivo) è busy (CPb attivo): ARM resta in attesa finchè CPb non viene disattivato, mettendo in stallo il flusso di istruzioni; ARM decide di eseguire l istruzione (valore attivo per CPi) e il coprocessore l accetta (Cpa e CPb inattivi), i due dispositivi si impegnano a completare l istruzione. 20

21 ARM: i coprocessori Sono previsti tre tipi di istruzioni proprie dei coprocessori: 1. Istruzioni di elaborazione dati: sono interne al coprocessore. Quando la CPU legge una di queste istruzioni, esegue un semplice protocollo di handshake per verificare che uno dei coprocessori presenti la accetti (altrimenti solleva un interruzione); 2. Istruzioni load/store che trasferiscono dati fra registri del coprocessore e memoria. La CPU dà inizio a tali istruzioni calcolando un indirizzo di memoria e mandandolo sul bus degli indirizzi; tocca poi al coprocessore completare il trasferimento; 3. Istruzioni di trasferimento fra la pipeline interna della CPU e i registri del coprocessore. 21

22 ARM: i coprocessori Un tipico coprocessore contiene: Una pipeline istruzioni Logica di decodifica delle istruzioni Logica per gestire il protocollo di handshake con la CPU Un banco di registri privato; Logica di elaborazione speciale, con un proprio data path Un coprocessore è collegato allo stesso bus dati della CPU ARM e segue la pipeline nel processore ARM: Un coprocessore può decodificare le istruzioni nel flusso di programma ed eseguire quelle per cui è progettato. 22

23 ARM: i coprocessori Le istruzioni per un coprocessore passano lungo la pipeline della CPU ARM al passo con la pipeline del coprocessore. Un istruzione per il coprocessore viene eseguita se ha raggiunto lo stadio EXE della pipeline della CPU. Il coprocessore deve essere dotato di un inseguitore di pipeline che lo mantenga al passo con la CPU. 23

24 ARM: la gestione dei salti Un ulteriore aspetto caratteristico di ARM: le soluzioni per la gestione dei salti condizionati; È possibile la soluzione standard già vista per una normale architettura pipelined, ma è disponibile la soluzione mediante esecuzione condizionale : di che si tratta? 24

25 ARM: la gestione dei salti Il concetto di esecuzione condizionale: Un istruzione ALU può posizionare un bit di codice di condizione nel condition register del microprocessore; L esecuzione di ogni istruzione è condizionale. Ogni istruzione contiene un campo che indica quali sono le condizioni i i in base a cui deve essere eseguita (se non vengono specificate, l istruzione viene sempre eseguita). Se la condizione non è soddisfatta, l istruzione viene semplicemente convertita in una nop. 25

26 ARM: esecuzione condizionale a. Posizionamento del codice di condizione: es.: sia dato il seguente costrutto tt in C (istruzione i condizionale i che verifica se il risultato dell operazione specificata è uguale a 0 condizione vera oppure no) if (a+b) b. Codice generato per verificare la condizione, supponendo che il registro r0 contenga a e r1 contenga b: add r0, r0, r1 cmp r0, #0 c. Codice ottimizzato usando l istruzione adds che posiziona il bit di codice di condizione : adds r0, r0, r1 26

27 ARM: esecuzione condizionale Esempio di esecuzione condizionale: int foo (int a) } { if (a>10) else return 0; return 1; 27

28 ARM: esecuzione condizionale Traduzione ricorrendo a istruzioni di salto condizionato: cmp r0, #10 L1: L2: ble L1 mov r0, #0 b L2 mov r0, #1 Il segmento di codice è relativamente t lungo e contiene due istruzioni di controllo, che porteranno quindi a perdita di prestazioni. 28

29 ARM: esecuzione condizionale In alternativa, si veda la traduzione usando istruzioni eseguite in modo condizionale: innanzitutto si esegue il confronto che posiziona il bit di condizione, poi si inseriscono due istuzioni di spostamento condizionate da tale bit e solo una delle quali in realtà giunge a completamento: cmp r0, #10 movgt r0, #0 movle r0, #1 Attenzione: l esecuzione condizionale non migliora sempre le prestazioni le istruzioni di ambedue i rami vengono sempre tutte lette e avviate attraverso la pipeline, quindi influenzano il tempo di esecuzione! 29