x y z F x y z F

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1 Esercitazione di Calcolatori Elettronici Prof. Fabio Roli Corso di Laurea in Ingegneria Elettronica Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie Analisi e sintesi di reti sequenziali sincrone Esercitazione (Capitolo 2) Reti Logiche Semplificazione ottima di F Tabella di verità: x y z F x y z F Semplificazione di F Mappe di Karnaugh x y z Implicanti primi F = z + xy

2 Semplificazione ottima di G vw yz G = w z + vwy + vwz Analisi di reti combinatorie Si consideri la rete combinatoria caratterizzata da tre ingressi A, B, C e da due uscite le cui funzioni sono: Y = ABC + ABC + ABC + ABC Y 2 = ABC + ABC + ABC + ABC. Scrivere la tabella di verità. 2. Calcolare le forme minime per mezzo delle mappe di Karnaugh. Tabella di verità e mappe di Karnaugh A B C Y Y A B C Y è già in forma minima! A B C Y 2 = AB + AC + BC Realizzare Y con porte NAND Y = ABC ABC ABC ABC = = ( A B C) ( A B C) ( A B C) A B C A B C ( ) Simboli NAND:, Y

3 Calcolare Y3 = Y + Y2 Sintesi di reti combinatorie: Esercizio C A B 00 Y 3 = A + B + C 0 0 Progettare una rete combinatoria che confronti due numeri X e Y a 2 bit, presentando un uscita Z = solo quando il primo è minore o uguale al secondo (X Y). 0 Soluzione X=(X 0 X ) 2 e Y=(Y 0 Y ) 2, dove ( ) 2 significa in base 2 In particolare: (00) 2 = 0, (0) 2 =, (0) 2 = 2, () 2 = 3 Mappe di Karnaugh Y0 Y X0 X Z = X 0 X + X 0 Y + X 0 Y 0 +Y 0 Y + X Y 0 0

4 Sintesi di reti combinatorie: Esercizio 2 Si progetti la rete logica che realizza un "visualizzatore a 7 segmenti (ogni segmento è costituito da un led). Tale dispositivo consente di rappresentare le 0 cifre decimali, rappresentate in formato BCD (Binary Coded Decimal), accendendo la combinazione opportuna di segmenti. Ipotizzare che ciascun segmento venga acceso attraverso il segnale e venga mantenuto spento con il segnale Soluzione: Suggerimenti Definizione del numero di ingressi: Le cifre decimali sono dieci. Quanti bit di ingresso sono necessari? Definizione del numero di uscite: I segmenti sono sette. Ognuno di essi assume due configurazioni: acceso/spento. Quanti bit di uscita sono necessari? Rappresentazione delle cifre Tabella di verità

5 Mappe di Karnaugh () Mappe di Karnaugh (2) Mappe di Karnaugh (3) Mappe di Karnaugh (4)

6 Reti sequenziali: analisi e sintesi Flip flop utilizzati per l implementazione del blocco ritardante X Rete sequenziale Rete combinatoria per la transizione dello stato FF S FF S Rete Y FF combinatoria per il calcolo FF dell uscita Stato successivo Q(t+delta) Stato attuale Q(t) Analisi: dal circuito, risalire alla funzione svolta dalla rete sequenziale. Sintesi: dalla definizione dei requisiti, progettare il circuito che realizza la funzionalità richiesta. Analisi di reti sequenziali sincrone: Esercizio () Calcolo delle funzioni implementate dalle reti combinatorie X A B Funzione di transizione dello stato: CLK T T A T T B T B T A = B X + AX = AB + B X + BX CLK Funzione di uscita: Z Z = ABX

7 (2) Calcolo della tabella delle transizioni T A = B X + AX T B = AB + B X + BX Z = ABX (3) Calcolo della tabella di flusso Associo a ogni configurazione della coppia AB uno stato: 00 S0; 0 S; 0 S2; S3 Q(t) Q(t+ δελτα) T N.B.: lo stato futuro è rappresentato dalla coppia A B nella tabella delle transizioni. (4) Calcolo del diagramma degli stati Sintesi di una rete sequenziale: Esercizio Progettare una rete sequenziale che presenti un ingresso X e un uscita Z posta a qualora venga rilevata la sequenza 0. Riconosce la sequenza 00 Si calcolino le forme minime delle variabili di eccitazione con le mappe di Karnaugh, utilizzando flip flop D.

8 Grafo degli stati Tabella di flusso, codifica degli stati e tabella delle transizioni Codifica degli stati: S0: 00 S: 0 S2: 0 S3: Mappe di Karnaugh Sintesi di una rete sequenziale: Esercizio 2 Progettare una rete sequenziale che presenti un ingresso X e un uscita Z posta a ogni volta che viene riconosciuta la sequenza di sei bit 000. Si richiede: Il diagramma degli stati, la tabella di flusso e la tabella delle transizioni. Il calcolo delle forme minime delle variabili di eccitazione dei flip flop con le mappe di Karnaugh. Si usino flip flop JK.

9 Grafo degli stati Tabella di flusso 0/0 /0 /0 /0 S0 S S2 / /0 0/0 0/0 0/0 S5 0/0 S4 /0 S3 0/0 Codifica degli stati Per codificare 6 stati occorrono tre flip flop. La codifica è la seguente: S0 000; S 00; ; S5 0. Nel seguito indicheremo ciascun bit della codifica con le lettere A, B, C. L apice indicherà il bit nell istante successivo a quello considerato. Tabella delle transizioni Tabella di eccitazione del flip flop JK

10 Mappa di Karnaugh Flip Flop A Mappa di Karnaugh Flip Flop B Mappa di Karnaugh Flip Flop C Mappa di Karnaugh dell uscita Z Infine, per quanto riguarda l uscita: Volendo utilizzare anche i don t care: Z = ABCX Z = ACX

11 Sintesi di una rete sequenziale: Esercizio 3 Struttura del circuito Realizzare un flip flop JK a partire da un flip flop T e una opportuna rete logica. Sintetizzare la rete logica minima usando le mappe di Karnaugh e disegnare il relativo circuito. Esporre con la massima chiarezza il ragionamento seguito. Tabelle di eccitazione dei flip flop JK e T Tabella delle transizioni e mappa di Karnaugh Q(t) Q(t+τ) J K d 0 d 0 d d 0 Q(t) Q(t+ τ) T

12 Circuito completo Sintesi di una rete sequenziale: Esercizio 4 Realizzare, con il metodo visto nell esercizio precedente: Un FF-T a partire da un FF-JK; Un FF-D a partire da un FF-JK. La soluzione è lasciata come esercizio: Si tratta di dimostrare che un FF-T è ottenibile da un FF-JK ponendo T=J=K; Analogamente, si può ottenere un FF-D ponendo D=J=K (l apice indica la negazione). Esercizio sui latch Esprimere le uscite di un latch JK asincrono e di uno sincrono secondo l andamento dei segnali in figura (CLK è il segnale di sincronismo). Soluzione C LK J CLK K J Q AS K Q S

13 Domande??