CALCOLATORI ELETTRONICI 27 giugno 2017

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1 CALCOLATORI ELETTRONICI 27 giugno 2017 NOME: COGNOME: MATR: Scrivere nome, cognome e matricola chiaramente in caratteri maiuscoli a stampa 1 Di seguito è riportato lo schema di una ALU a 32 bit in grado di eseguire, tra le altre, le operazioni di somma, sottrazione e slt (set on less than) Per quanto riguarda l operazione slt, si chiede di: - indicare quale significato hanno e come devono essere impostati (in modo qualitativo) gli ingressi Ainvert, Bnegate e Operation per fare in modo che la ALU compia l operazione slt - come viene realizzata l operazione slt, precisando tra l altro il ruolo della linea Set [4] Si studi infine il problema dell overflow nell operazione slt: nella realizzazione finale la segnalazione di overflow nell uscita Overflow indica che il risultato della slt non è valido? Perché? Si precisi come può essere realizzato il circuito per tener conto dell overflow nell operazione di sottrazione tra gli operandi [2] Ainvert Bnegate Operation a0 b0 CarryIn ALU0 Less CarryOut Result0 a1 b1 0 CarryIn ALU1 Less CarryOut Result1 Zero a2 b2 0 CarryIn ALU2 Less CarryOut Result2 CarryIn Result31 a31 CarryIn b31 ALU31 Set 0 Less Overflow

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3 2 Si considerino, mostrati nelle figure alle pagine seguenti, il datapath ed il diagramma a stati finiti che specifica l unità di controllo secondo la tecnica a multiciclo relativamente alle istruzioni MIPS lw, sw, beq, j ed alle istruzioni Tipo-R Si vuole implementare la nuova istruzione loop r1, Etichetta // r1=r1-1; se r1==0 salta a Etichetta che decrementa il registro r1 e salta ad una istruzione di destinazione (specificata nello stesso modo in cui viene specificata nell istruzione beq) se r1 risulta nullo dopo il decremento Ricordando i tre formati di codifica delle istruzioni (riportati di seguito) si chiede di: - riportare il formato della nuova istruzione macchina (specificando il campo per r1); - riportare, nella corrispondente figura, le modifiche necessarie al datapath; - estendere il diagramma degli stati per implementare la nuova istruzione [6] Promemoria formati delle istruzioni:

4 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1

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6 3 Si consideri il seguente frammento di codice MIPS: add $t1, $t0, $t2 lw sw lw $t1, 40($t1) $t1, 28($t1) $t2, 32($t1) sub $t2, $s0, $t2 Si consideri l implementazione con pipeline a 5 stadi (F: Fetch, D: Decode, E: Execute, M: Mem, W: Write-Back) Si chiede di: a) individuare in modo preciso tutte le dipendenze tra i dati b) tracciare il diagramma temporale delle istruzioni (indicando esplicitamente le eventuali propagazioni e, per ognuna di esse, quale dato è propagato) in ognuna delle seguenti ipotesi: - non è disponibile alcuna unità di propagazione - è disponibile un unità di propagazione verso lo stadio E - è disponibile un unità di propagazione verso lo stadio E ed una verso lo stadio M Nei diagrammi, si chiede di indicare il numero di cicli di penalità [6]

7 4 Si consideri un processore MIPS, implementato tramite pipeline a 5 stadi, che disponga di una cache primaria e di una cache secondaria (la cache primaria è distinta per i dati e le istruzioni) La cache primaria presenta le seguenti caratteristiche: - numero di cicli di clock richiesti in caso di successo (hit): 1 (nessuna penalità) - percentuale di successo (hit rate) sia per la cache istruzioni sia per la cache dati: 90% per le operazioni di lettura, 85% per le operazioni di scrittura - penalità di fallimento in assenza della cache secondaria (sia per la cache istruzioni sia per la cache dati): 20 cicli di clock Per la cache secondaria valgono invece le seguenti condizioni: - percentuale di successo (hit rate): 95% per la lettura, 90% per la scrittura - cicli di clock per trasferire un blocco dalla cache secondaria alla cache primaria: 10 Si assuma un carico di lavoro che prevede la seguente distribuzione delle istruzioni MIPS: lw: 15 % sw: 25 % Tipo-R: 30 % beq: 20 % j: 10 % Si supponga inoltre che: - il 30% delle istruzioni lw siano seguite da istruzioni Tipo-R o beq che ne utilizzano il risultato; - il 6% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato solo per il calcolo dell indirizzo; - il 20 % delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato solo per immagazzinarlo in memoria - il 4% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato sia per il calcolo dell indirizzo sia per immagazzinarlo in memoria Tenendo conto dei miss di cache e delle criticità sui dati, si calcoli il CPI (numero medio di cicli di clock per istruzione) ottenuto nei due casi seguenti: - si dispone di un unità di propagazione solo verso lo stadio E - si dispone di un unità di propagazione verso lo stadio E ed una verso lo stadio M [6]

8 5 Nella figura è riportato uno schema parziale di un processore basato su pipeline a 5 stadi (F- Fetch, D-Decode, E-Esecuzione, MEM-Memoria, WB-Write Back) dotato di una memoria unica (condivisa) tra lo stadio di Fetch e lo stadio MEM (Memoria) I segnali di ingresso e uscita della memoria hanno lo stesso significato di quelli che pilotano la memoria presente nel circuito del processore multiciclo Si chiede di completare lo stadio di Fetch e lo stadio Mem per gestire la lettura e scrittura della memoria, tenendo presente la criticità strutturale che emerge dal fatto che la memoria consente un unica operazione (di scrittura o lettura) in un ciclo di clock In particolare si richiede di completare: - i circuiti che pilotano tutti i segnali e le linee in ingresso alla memoria; - la gestione del segnale di scrittura del registro PC - la gestione della linea di ingresso (a 32 bit) del registro interstadio F/E (viene trascurata la scrittura di PC+4) - la gestione della linea di ingresso al registro interstadio M/W proveniente dalla memoria (si ricorda che uno dei compiti dello stadio M e produrre il dato letto dalle istruzioni lw) E possibile introdurre altri elementi circuitali (porte logiche, multiplexer, ecc) ove necessario [4]

9 FETCH WRITE P C +4 Read Write D E MEM WB F/E E/M M/W MemRead OP MemWrite rt MEMORIA UNICA Address Write Data Mem Data

10 6 Con riferimento alla gestione delle operazioni di scrittura nella memoria cache, illustrare la tecnica del write through, specificando in particolare la differenza rispetto al write back [2] 7 Con riferimento alla logica proposizionale, si supponga che da una base di conoscenza K (ovvero, un insieme di proposizioni) si possa derivare logicamente una formula S Si supponga di ricevere una nuova informazione P, in modo che la base di conoscenza aggiornata diventi K {P} E ancora vero che S deriva dalla base di conoscenza? Perché (giustificare quanto più precisamente possibile la risposta)? [3]

11 8 E vero che l insieme contenente le stable extension è contenuto nell insieme delle preferred extension? In caso negativo si fornisca un controesempio, in caso affermativo si dia una giustificazione valida della risposta [3]