L INVERTER CMOS. Courtesy of Massimo Barbaro

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1 L INVERTER CMOS

2 Inverter: VTC Se il comportamento di massima è giustamente quello di un inverter come è la VTC? E necessario costruirla per punti conoscendo le curve caratteristiche dei due MOS al variare della tensione gatesource. Procedimento: si impone che le correnti del pmos e del nmos siano uguali (lo sono perché non ci sono altri possibili percorsi per la corrente). Graficamente questo significa disegnare le caratteristiche dei due mos sullo stesso grafico e trovare i punti di intersezione Nel caso del NMOS: V GS =V in, V DS =V out Nel caso del PMOS: V SG =V DD -V in, V SD =V DD -V out

3 Inverter: VTC E necessario mettere in relazione le grandezze della VTC ossia ingresso (V in ) ed uscita ( V out ) con le tensioni che determinano la corrente dei MOS ossia V DSn (V SDp ) e V GSn (V SGp ). I Dn = I Dp Dn Perché la corrente non può andare da nessun altra parte

4 Caratteristiche PMOS (VDS-ID) V in = V DD +V GSp I Dn = - I Dp I Dn V out = V DD +V DSp V out I Dp V in =0 I Dn I Dn V in =0 V in =1.5 V in =1.5 V GSp =-1 V DSp V DSp V out V GSp =-2.5 V in = V DD +V GSp I Dn = - I Dp V out = V DD +V DSp

5 Inverter: Costruzione VTC per via grafica I SDP I DSN Vin=0 Vin=0.5 Vin=2.5 Vin=2.0 Vin=1.0 Vin=1.25 Vin=1.5 Vin=1.5 Vin=1.25 Vin=1.0 Vin=2.0 Vin=0.5 Vin=2.5 Vin=0 Vout V DD

13 PMOS OFF NMOS OFF Inverter: VTC V out V out = V in + V TP V out = V in V DD a b V out = V in - V TN ½ V DD c c e V M V TP V in -V TN V TN V M V DD - V TP V DD

14 Inverter VTC La caratteristica è divisa in 5 zone Pmos in triodo, nmos spento (a) Pmos in triodo, nmos in saturazione (b) Pmos in saturazione, nmos in saturazione (c) Pmos in saturazione, nmos in triodo (d) Pmos off, nmos in triodo (e) Infatti lo NMOS è: Off se V in <V Tn In triodo se V out < V in -V Tn, in saturazione altrimenti Infatti il PMOS è: Off se V in >V DD - V Tp In triodo se V out > V in + V TP, in saturazione altrimenti

15 Calcolo dei parametri statici dell inverter CMOS

16 Parametri statici Una volta ottenuta la VTC dell inverter si possono ricavare i parametri statici. Banalmente: V OH = V DD V OL = 0 Per ricavare V IL, V IH e V M bisogna utilizzare le equazioni dei MOS

17 Inverter: calcolo di VM La soglia logica (V M ) si trova imponendo che le due correnti siano uguali e V out = V in. Tale condizione si verificherà nella zona (c) dove entrambi i MOS sono in saturazione. K n 2 V in V TN 2 = K p 2 V DD V in V TP 2 V M = K p K n V DD V TP 1 + K p K n + V TN con K p = K p S p K n = K n S n K = Fattore di guadagno K = Transconduttanza di processo

18 M V (V) Switching Threshold as a function of Transistor Ratio L=250nm, V DD =2.5V Short Channel devices W p /W n

19 Soglia logica: considerazioni La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del nmos. La condizione ideale (che rende la caratteristica simmetrica e massimizza i margini di rumore) è quella in cui V M =V DD /2 In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due lunghezze saranno uguali e pari alla lunghezza minima consentita dal processo Tipicamente, in processi moderni: Le tensioni di soglia di NMOS e PMOS sono uguali La mobilità degli elettroni è circa 3-4 volte quella delle lacune Se ne ricava che, per posizionare la soglia logica al centro dell intervallo, è richiesto (se L n =L p =L min ) che il rapporto fra le dimensioni del PMOS e del NMOS dovrebbe quindi essere ma tipicamente, grosse variazione di W p non modificano di molto la soglia logica, un valore ottimo spesso utilizzato è quello di Wp/Lp=2Wn/Ln il che porta la soglia vicino a V DD /2 (anche se non esattamente uguale) e mantiene le dimensioni dell inverter ridotte.

20 Margini di rumore Per calcolare i margini di rumore è necessario trovare V IL e V IH. Questo calcolo è complesso se si usano le definizioni standard. Modificheremo quindi la definizione dei due valori approssimando la VTC come una curva spezzata, costituita da 3 tratti V IL viene ora definito come il punto di intersezione della retta centrale (a pendenza g) con V OH e V IH come l intersezione con V OL

21 Margini di rumore Sappiamo già che: V OH =VDD V OL =0 g = dv OUT / dv IN Possiamo calcolare V IH e V IL geometricamente: V IH = V M V M g V IL = V M + V DD V M g Il guadagno g è ovviamente un numero numero negativo che deve essere calcolato.

22 Impact of Process Variations 2.5 V out (V) Good NMOS Bad PMOS Nominal Good PMOS Bad NMOS V in (V)

23 Margine di Rumore VIL Si ottiene VIL risovendo il sistema Se K n = K p e se V TN = V TP = V T

24 Margine di Rumore VIH Si ottiene V IH risovendo il sistema Se K n = K p e se V TN = V TP = V T

25 Dimensionamento: considerazioni Si è visto che la condizione W p /L p =2W n /L n rende la caratteristica simmetrica, posiziona la soglia logica vicino al centro del range di tensioni e massimizza, contemporaneamente, i due margini di rumore Cosa succede se la condizione non è verificata? Qualitativamente si può pensare in questo modo: quando W p /L p <2W n /L n lo NMOS è più conduttivo (assorbe più corrente) quindi è più difficile spegnerlo per portare l uscita a 0 quindi la soglia logica si sposta verso il basso. L opposto avviene se W p /L p >2W n /L n

26 Caratteristiche statiche: riassunto Le tensioni nominali di uscita sono rispettivamente V DD e 0 dunque coprono il massimo range di tensioni possibile (massimizzando i margini di rumore). Il valore delle tensioni nominali V OH e V OL NON dipende dalle dimensioni dei MOS (logica ratioless, ossia NON a rapporto) In condizioni statiche esiste sempre un percorso a bassa impedenza verso massa o verso l alimentazione (a seconda che sia chiuso lo NMOS o il PMOS) In condizioni statiche NON esiste un percorso di corrente diretto fra alimentazione e massa L impedenza di ingresso è molto elevata (virtualmente infinita) perché rappresentata dal gate di un MOS

27 Calcolo dei parametri dinamici dell inverter CMOS

28 Inverter: caratteristiche dinamiche Per trovare le caratteristiche dinamiche è necessario un modello ancora più approfondito dei transistor. In prima approssimazione si può pensare che la risposta sia influenzata da una sola capacità che rappresenta tutte le capacità parassite e di carico connesse sul nodo di uscita

29 Inverter: tempo di propagazione Un approssimazione del tempo di propagazione si può trovare col semplice modello ad interruttore: L evoluzione del sistema è quella di un tipico sistema RC. La tensione d uscita avrà un andamento esponenziale (parte da V DD ) fino ad arrivare a 0. Il tempo di propagazione è dato dal tempo che impiega un sistema del primo ordine a raggiungere il 50% (V DD /2) dell escursione

30 Inverter: tempo di propagazione Definizione di tempo di t phl Andamento esponenziale V out (t phl ) = V DD 2 V out (t phl ) = V DD e t phl R C V DD 2 = V DD e t phl R C t phl = ln 2 R eq C L 0,69 R eq C L

31 Calcolo del tempo di propagazione Evidentemente è necessario avere un modello ancora più dettagliato per avere informazioni quantitative sul comportamento dinamico. Il primo punto da focalizzare è il valore esatto della capacità C L di carico: da quali capacità è costituita e quanto valgono Il secondo punto è identificare R eq e, successivamente, sostituirla con un modello più concreto del MOS

32 Calcolo del tempo di propagazione Quali sono le condizioni di carico in cui misurare la capacità di carico C L? Ipotizziamo di avere come carico dell inverter la porta più semplice possibile (il caso migliore), ossia l inverter stesso In tale situazione infatti il tempo di propagazione sarà il migliore possibile, in tutti gli altri casi a carico maggiore corrisponderà t p maggiore

33 Calcolo di tp: capacità in gioco Cw = capacità dell interconnessione tra uscita del primo inverter e ingresso del secondo

34 Calcolo di tp: capacità in gioco Le capacità C GSn +C GBn e C GSp +C GBp non hanno influenza perché si suppone che il segnale in ingresso vari istantaneamente (ci pensa il generatore di segnale) Le capacità C DBn e C DBp sono capacità di diffusione La capacità C W è la capacità associata al metallo di interconnessione fra i due inverter (spesso trascurabile per linee corte) Le capacità C Gn2 e C Gp2 contengono diversi contributi (gate/bulk, gate/drain, gate/source) ma possono essere approssimate con la sola capacità di ossido (C OX W L) La capacità C GDn +C GDn è l unica che non sia connessa direttamente fra il nodo d uscita e la massa. Può essere trasformata in una capacità fra nodo d uscita e massa applicando il teorema di Miller. Contiene solo il contributo di overlap perché il PMOS e o NMOS sono sempre prevalentemente o in saturazione o in cutoff

35 Calcolo di CL E possibile a questo punto calcolare CL come la somma di tutti i componenti connessi al nodo di uscita Si usa il peso 2 per via Dell effetto Miller Teorema di Miller A = -1 Nell inverter esattamente nel punto di commutazione

36 Calcolo del tempo di propagazione Per calcolare il tempo di propagazione HL facciamo l ipotesi che l ingresso commuti istantaneamente da 0 a V DD. In tale caso si può affermare che il PMOS si spenga istantaneamente mentre lo NMOS si accende La corrente che scorre attraverso lo NMOS deve scaricare la capacità C L fino a 0

37 Calcolo di R ON Per calcolare R eq dobbiamo tenere conto che, in realtà, corrente del MOS varia al variare della tensione di uscita. Tipicamente si calcola quindi una resistenza media, integrando il valore della resistenza offerta (V/I) al variare della tensione e dividendo per il range di tensioni di interesse

38 Calcolo di R ON Per via della velocity-saturation il MOS si trova a lavorare, durante tutta la commutazione (ossia per V out che varia da V DD a V DD /2), in regione di saturazione. La V DSATn è infatti tipicamente più piccola di V DD /2. La cosa non sarebbe vera nel caso classico, in quanto V GS -V TH è tipicamente maggiore di V DD /2.

39 Calcolo del tempo di propagazione Stessi conti si possono fare per il tempo di propagazione nella commutazione inversa (LH). Facendo la media si ottiene il tempo di propagazione globale:

40 Effetti del dimensionamento t plh = C L V DD K p (V DD V TP ) 2 t phl = C L V DD K n (V DD V TN ) 2 Da cosa dipende questo valore e come può essere diminuito?

41 Diminuzione di t p Le operazioni per la diminuzione del tempo di propagazione sono: Aumento della tensione di alimentazione In realtà non è praticamente possibile agire su questo parametro perché è fissato da motivazioni tecnologiche e di processo. Potendo farlo, però, t p diminuirebbe perché diminuirebbe la resistenza equivalente (per via della parte dipendente da λ che abbiamo trascurato nell ultima formula) Riduzione della C L Il che significa ridurre al minimo le dimensioni dei transistor e del carico Aumento di W n e (W p )( ricordiamo che K = K * S Questa è una soluzione solo parziale perché, a parità di carico, l aumento delle dimensioni comporta l aumento delle capacità parassite e quindi l aumento di C L (effetto di self-loading, l inverter carica sé stesso)

42 Delay as a function of V DD Normalized Delay V DD (V)

43 Dimensionamento: minimizzazione ritardo Il dimensionamento effettuato per posizionare la soglia logica a V DD /2 non coincide col dimensionamento per la minimizzazione del ritardo intrinseco Infatti per avere V M =V DD /2 è necessario rendere più largo il PMOS rispetto al NMOS in modo da equalizzare le resistenze equivalenti Ciò comporta, però, un aumento delle dimensioni del PMOS, ossia una aumento delle sue capacità parassite e della capacità di gate offerta in ingresso dall inverter di carico (supposto sempre che sia di identico all inverter in esame). Come è possibile allora minimizzare il ritardo accettando di rinunciare ad una soglia logica perfettamente centrata?

44 Dimensionamento per il ritardo Consideriamo un PMOS β volte più largo di un NMOS a dimensione minima:

45 Dimensionamento per il ritardo Mettendo tutto insieme: R eqp β In entrambe le commutazioni (HL e LH) la capacità da scaricare o caricare è sempre la stessa, ossia la capacità parassita al nodo di uscita. Per ottenere il tempo di propagazione totale dobbiamo fare la media fra i due tempi di propagazione HL e LH: R eqp β Minimo t p = 0 r = R eqp R eqn

46 NMOS/PMOS ratio 5 x tplh tphl 4.5 t p (sec) 4 tp = W p /W n

47 Impact of Rise Time on Delay t phl (nsec) t rise (nsec) 0.8 1

48 Dimensionamento : considerazioni Se la capacità dei wire (C W ) è trascurabile si ottiene un rapporto proporzionale alla radice di r anzichè a r come ottenuto dal dimensionamento per la soglia logica Paradossalmente, quindi, a transistor più piccoli corrispondono gate più veloci (sempre quando la capacità dei wire è trascurabile e supponendo un carico uguale al gate stesso) La ragione è da ricercare nel fatto che, alla diminuzione di uno dei due tempi di propagazione (quello LH) dovuto all aumento delle dimensioni del PMOS corrisponde un aumento del tempo HL dovuto al fatto che lo NMOS, a parità di dimensioni, deve scaricare una capacità più grande Il valore di β trovato corrisponde al punto in cui la media dei due fenomeni è minima il che NON corrisponde al punto in cui i due ritardi sono uguali (come sarebbe richiesto dall avere soglia logica pari a V DD /2)

49 Ritardo: riassunto Il ritardo di inverter si minimizza agendo sulle dimensioni (minimizzando la capacità parassita) Il dimensionamento per ritardo ottimo non corrisponde al dimensionamento per soglia logica ottima All aumentare delle dimensioni il gate si carica da solo (self-loading) e le prestazioni non migliorano più

50 Consumo di Potenza nell inverter CMOS

51 Potenza dissipata Le componenti del consumo di potenza sono 3: Potenza statica: è quella dissipata quando l inverter ha ingresso costante, in condizioni di stabilità Potenza dinamica dovuta a C L : è la potenza consumata in commutazione, dovuta al fatto che in corrispondenza di una variazione d ingresso deve avvenire una variazione dell uscita che comporta la carica e la scarica di C L Potenza dinamica dovuta a correnti di cortocircuito: è la potenza che si dissipa in commutazione quando, temporaneamente, si creano percorsi conduttivi diretti fra alimentazione e massa

52 Potenza dinamica su C L Ogni volta che CL viene caricata in una commutazione LH una certa quantità di energia deve essere prelevata dall alimentazione. Parte di questa energia viene immagazzinata su CL e parte dissipata nel PMOS Se la transizione dell ingresso è istantanea, lo NMOS si spegne istantaneamente ed il PMOS si accende (inizialmente in saturazione) Il PMOS carica CL fino al valore di VDD con la sua corrente di drain che varia al variare di Vout

53 Potenza dinamica su CL V in =0 i VDD (t) i VDD (t) = C L dv out(t) dt V in =0 V out C L Energia fornita dall alimentazione E VDD = 0 i VDD (t) V DD dt Non c è percorso diretto verso massa perché lo NMOS è off Energia C assorbita da C L E CL = 0 i VDD t V out (t) dt

54 Energia erogata dall alimentazione L energia totale erogata all alimentazione per caricare completamente C L è: E VDD = 0 i VDD (t) V DD dt = = C L V DD = C L V DD 0 0 dv out (t) VDD dt dt = dv out = C L V DD 2

55 Energia assorbita da C L L energia totale assorbita da C L è pari alla metà dell energia erogata dall alimentazione, questo perché l altra metà viene dissipata sul PMOS

56 Transizione HL Nella commutazione opposta (HL) il PMOS si spegne e C L si scarica attraverso lo NMOS. In questa situazione l alimentazione non eroga energia (perché non eroga corrente). L energia che era stata precedentemente immagazzinata su C L viene dissipata sul NMOS

57 Potenza dinamica dissipata L energia totale dissipata in una doppia transizione (L H L) è data dalla somma di quella dissipata sul PMOS e sul NMOS. Tale energia è indipendente dalla resistenza dei MOS e dalle loro dimensioni La potenza dissipata si ottiene dividendo l energia per il tempo impiegato dalla doppia transizione (ossia moltiplicando per la frequenza di commutazione dell inverter) P dyn = C L V DD 2 T = C L V DD 2 f 0 1

58 Potenza dissipata: considerazioni La frequenza f 0 1 per cui viene moltiplicata l energia non è necessariamente uguale alla frequenza di funzionamento del sistema Non è infatti vero che ogni singolo gate commuti alla frequenza del sistema (non tutti i gate commutano contemporaneamente) Questo fa sì che la frequenza effettiva da usare nella formula sia da pesare con un coefficiente moltiplicativo che deriva da considerazioni statistiche sulla probabilità di commutazione di vari gate La formula ci dà il caso peggiore (worst case) Per valutare il consumo reale bisogna avere delle statistiche sul numero di transizioni dell uscita, che dipendono dalla specifica operazione svolta dal circuito (switching-activity). Si ottiene che, se la probabilità di avere una transizione è pari a P 0 1 Pdyn = C L V DD2 P 0 1 f = C eff V 2 DD f

59 Potenza dinamica da cortocircuito In realtà l ingresso non potrà mai variare instantaneamente fra 0 e V DD (o V DD e 0) ma assumerà tutto i valori intermedi. Mentre l ingresso compie la sua commutazione, in un certo range di tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi un cortocircuito (temporaneo) fra alimentazione e massa. Questo avviene quando l ingresso è: V tn <V in <V DD - V tp

60 Potenza dinamica da cortocircuito Al variare della tensione di ingresso può capitare che i due dispositivi siano accesi contemporaneamente dando origine ad una corrente di cortocircuito (I short ) che dissipa potenza E dp = V DD I peak (t r + t f ) 2 P dp = E dp f 0 1 = f 0 1 V DD I peak (t r + t f ) 2

61 Potenza statica La dissipazione di potenza statica è molto piccola ed è legata solo a due fenomeni: La corrente di leakage attraverso i diodi parassiti La corrente di sottosoglia dei MOS. Corrente di sottosoglia, dovuta al fatto che, in realtà, il transistor non si spegne brutalmente ma conduce anche per V GS inferiori alla soglia. Tanto più corto è il dispositivo, tanto minore è la tensione di soglia e maggiore la corrente di sottosoglia Diodi parassiti (formati dalle giunzioni pn fra le sacche n+ di source e drain ed il substrato). Analoghe strutture nel PMOS.

62 Potenza statica Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio il fatto di avere una dissipazione statica praticamente trascurabile Nelle tecnologia moderne (deep-submicron), dai 90nm in giù, la corrente di sottosoglia tende a dominare il fenomeno. Diodi parassiti (formati dalle sacche n+ e dal body e dalle sacche p+ e dalla nwell) I D

63 Riduzione della potenza statica Le correnti di sotto-soglia dipendono fortemente dalla tensione di soglia dei transistor: Effetto Body: La tensione di soglia dipende dalla polarizzazione del substrato V SB Aumentato la V SB aumenta anche la tensione di soglia, quindi il transistor diventa sia piu lento (a parita di Vin il transistor è piu resistivo), sia energicamente piu efficiente, in quanto ri riducono le correnti di sottosoglia, principali responsabili della dissipazione della potenza statica

64 Riduzione della potenza statica: Body Bias e Power Gating Body collegato ad una tensione diversa da VDD o GND Forwarding Body Bias Transistor piu veloci ma con piu leakage Reverse Body Bias Transistor meno veloci ma con meno leakage Power gating: attraverso uno switch (pmos o nmos) viene interdetta l alimentazione, quindi annullando ogni contributo di potenza statica

65 Potenza dissipata La potenza dissipata totale è data dalla somma delle 3 componenti: P = P stat +P dyn +P dp = = I leakage V DD + [C L V DD2 + V DD I peak (t r +t f )/2]f 0 1 In genere il contributo di P dyn è quello dominante

66 Prodotto Potenza/Ritardo (PDP) Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo (Power Delay Product), ossia il prodotto fra massima frequenza di funzionamento e ritardo. Nel caso CMOS si può ricavare dalla formula della potenza, notando che la massima frequenza di funzionamento dell inverter è pari al doppio del tempo di propagazione. Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL e LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che l ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di cortociruito: PDP = P dyn t p = C L V DD2 f max t p = C L V DD 2 (1/2t p ) t p = ½ C L V DD 2 Il termine PDP dipende solo da alimentazione e CL che vanno quindi minimizzate contemporaneamente. Il PDP è una misura dell energia mediamente consumata per una transizione. Come metrica ha però un difetto: mediando l energia sul tempo di elaborazione può essere resa bassa semplicemente riducendo la frequenza di operazione, ossia impiegando più tempo per fare la stessa operazione (a scapito delle prestazioni effettive).

67 Prodotto Energia/Ritardo (EDP) Una metrica più efficace è rappresentata dal prodotto energia/ritardo (Energy Delay Product) Lo EDP misura infatti l energia spesa a parità di prestazioni (a parità di velocità di funzionamento). Si può facilmente ricavare l EDP di un inverter CMOS dal suo PDP moltiplicando ulteriormente per il tempo di propagazione: EDP = PDP t p = ½ C L V DD2 t p Si vede ora che, all aumentare della tensione di alimentazione aumentano le prestazioni (diminuisce t p ) ma aumenta anche l energia dissipata (quadraticamente). Al contrario, il PDP migliora indefinitamente al diminuire della VDD (ovviamente a scapito delle velocità).

68 Potenza: riassunto La dissipazione di potenza statica è praticamente nulla La dissipazione di potenza dinamica è proporzionale al quadrato della tensione di alimentazione ed alla frequenza di commutazione In commutazione ci possono essere cortocircuiti temporanei fra alimentazione e massa Il PDP dipende solo da V DD e da C L Lo EDP dipende da V DD e da C L e dal tempo di propagazione