Page 1. Elettronica delle telecomunicazioni ETLCE - B6 3/8/ DDC 1. Politecnico di Torino Facoltà dell Informazione. Contenuti del Gruppo B
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- Aldo Baroni
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1 Modulo Politecnico di Torino Facoltà dell Informazione Elettronica delle telecomunicazioni Anelli ad aggancio di fase (PLL) B6 - Demodulatori e sincronizzatori» FSK, PSK, PAM» recupero dati/clock (CDR)» sincronizzazione del clock» esercizi Contenuti del Gruppo B Principio di funzionamento del PLL Schema a blocchi, ordine, parametri, errore di fase, Circuiti per PLL Demodulatori di fase, circuiti a pompa di carica VCO e rumore di fase Applicazioni Demodulatori AM, FM, FSK, PSK Sintetizzatori interi e frazionari, sintesi digitale diretta (DDS) data recovery e sincronizzazione clock Laboratorio 3 e 4: Campi di cattura e mantenimento, sintetizzatore frazionario 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Contenuti di questa lezione (B6) Indice della lezione B6 Demodulatori PSK aggancio di segnali modulati in fase trasmissioni seriali veloci Risincronizzazione del clock moltiplicatori di frequenza, sincronizzazione con DLL Esercizi Riferimenti nel testo Sincronizzatori e separatori dati/clock moltiplicazione e risincronizzazione del clock Generatori di clock moltiplicazione del clock sincronizzazione del clock con DLL Sincronizzazione dati e clock Modulazioni autosincronizzanti separazione dati/clock, CDR 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Sistemi digitali ad alta velocità Moltiplicazione del clock Difficile distribuire clock veloci Il clock raggiunge le varie parti con ritardo diverso Presenza di skew tra dati provenienti da parti diverse Sono possibili errori di sincronizzazone (metastabilità) Zone sincrone di dimensioni limitate» clock veloci locali (chip)» clock più lenti di piastra Come sincronizzare le varie zone? unico clock globale» moltiplicazione di frequenza locale Moltiplicatori di clock a PLL unico riferimento di frequenza per vari C.I. clock a frequenze diverse» relazione di fase nota» garanzia dei tempi di setup e hold tecnica della sintesi di frequenza (a interi) possibilità di variare la frequenza di clock» controllo di prestazioni e consumo Clock veloci confinati entro il chip 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Page DDC 1
2 Moltiplicatore di clock Skew tra i clock Sintetizzatore con solo moltiplicatore Il diverso ritardo dei vari alberi di distribuzione del clock causa forte disallineamento (skew, Tk) tra gruppi di dati in uscita Q 1 Q 2 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Effetti dello skew tra i vari clock Risincronizzazione del clock A causa dello skew i dati in uscita diventano validi in tempi diversi Questa incertezza limita la velocità dei circuiti a valle, che utilizzano questi dati In ciascun circuito, il demodulatore di fase confronta il clock esterno con il clock locale, prelevato dalla parte terminale dell albero di distribuzione del clock La fase del clock generato dal VCO viene modificata in modo da rendere il clock terminale sincrono con quello di riferimento (esterno) 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Risincronizzazione del clock Risincronizzazione con DLL Pilotando gli alberi di distribuzione del clock con dei PLL agganciati al clock principale si compensano i differenti ritardi, riducendo lo skew tra le varie uscite La frequenza dei clock a ritardo compensato è la stessa del clock di riferimento Non occorre VCO, basta un elemento a ritardo variabile Il circuito è un Delay Lock Loop (DLL) 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Page DDC 2
3 Indice della lezione B6 Sincronizzazione dati- clock Generatori di clock moltiplicazione del clock sincronizzazione del clock con DLL Sincronizzazione dati e clock Modulazioni autosincronizzanti separazione dati/clock, CDR Se dati e clock sono segnali separati i diversi ritardi causano skew lo skew sposta i riferimenti temporali può causare violazioni dei tempi di setup e hold è il limite reale alla velocità di scambio delle informazioni Soluzioni ridurre la differenza dei ritardi» Equalizzazione delle connessioni (meandri, adattamento delle linee, ) portare dati e clock sullo stesso segnale» codici autosincronizzanti embedded clock + CDR» Trasmissioni asincrone 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Schema di principio per recupero del clock L oscillatore può essere realizzato con un PLL L oscillatore di clock viene sincronizzato dalle transizioni dei dati Occorre garantire un numero sufficiente di transizioni bit stuffing o codifica (esempio 8B10B) modulazione» esempio con PSK 180 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Modulazione PSK Demodulatori coerenti per PSK Modulazione sincrona con la portante Salto di fase 180 Per una demodulazione coerente occorre agganciare con PLL un segnale modulato in fase Se la fase varia continuamente, come agganciare in fase? Rimuovere la modulazione» con rotazione 2π/N elevare a N» aggancio su frequenza x N Sfruttare caratteristiche della modulazione» transizioni sempre presenti in posizione fissa» esempio per PSK /8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Page DDC 3
4 Demodulatore PSK coerente - segnali Demodulatore PSK - operazioni Modulazione segnale modulato transizioni finestra per trans fisse transizioni fisse segnale sincrono freq doppia segnale demodulato Ricavare impulsi dalle transizioni (A) sempre presenti a metà del Tbit Filtrare le sole transizioni fisse (C) bloccare gli impulsi ai margini dei Tbit (saltuari) Agganciare la sequenza di impulsi con PLL VCO a frequenza doppia (E) Ricavare segnale sfasato di p/2 (B) agavole dalla frequenza doppia campionare l ingresso (o demodulare AM coerente) 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Demodulatore PSK - schema a blocchi Demodulatore a integrazione Problemi del campionamento utilizza una parte minima del segnale» quantizzazione a 1 bit» valore a un solo istante di tempo perdita di informazioni sensibile al rumore Altre soluzioni XOR e media sul periodo» solo errore di quantizzazione prodotto (segnale di riferimento) x (segnale analogico), integrato su un periodo, con valutazione finale del segno» usa tutta l informazione in ampiezza e in tempo 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Esempio Altera Esempio Xilinx 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Page DDC 4
5 Indice della lezione B6 Esercizio B6.1 Generatori di clock moltiplicazione del clock sincronizzazione del clock con DLL Sincronizzazione dati e clock Modulazioni autosincronizzanti separazione dati/clock, CDR 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Esercizio B6.2 Esercizio B6.3 Primo quesito: Alimentazione a 5 V, componente CMOS determinare Kd per segnali con duty cycle del 50% Kd dipende dal duty cycle? Cosa se DC(Vi) = 30% e DC(Vo) = 40%? Effetto Doppler: Fd = Fc v/c spostamento di frequenza dovuto al moto relativo tra trasmettitore e ricevitore» v: speed of vehicle» c: speed of light» Fc: carrier frequency 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Esercizio B6.4 Esercizio B6.5 Banda del filtro di anello: 1/10 dell intervallo tra i canali nel punto d) usare un duty cycle del 50% per Vi 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Page DDC 5
6 Sommario lezione B5 Verifica Lezioni Gruppo B: PLL Demodulatori PSK aggancio di segnali modulati in fase Risincronizzazione del clock moltiplicatori di frequenza, sincronizzazione con DLL trasmissioni seriali veloci Esercizi campo di mantenimento demodulatori di fase demodulatore AM Principio dell'aggancio in fase/frequenza e parametri principali di un PLL. Comportamento al variare della frequenza di ingresso, situazione a regime per ingressi particolari Struttura e parametri dei moduli componenti un PLL Applicazioni come demodulatore Principio della sintesi di frequenza, modulo intero e modulo frazionario Struttura e parametri di sistemi a sintesi diretta PLL nei circuiti digitali: separazione Dati/clock, risincronizzazione, moltiplicazione del clock 3/8/ ETLCE - B DDC 3/8/ ETLCE - B DDC Prossime lezioni: Conversione A/D/A Processo di conversione A/D Convertitori D/A Convertitori A/D Convertitori speciali Laboratori 4 e (5) Prerequisiti amplificatori operazionali, filtri, interruttori MOS, BJT, diodi circuiti logici combinatori e sequenziali, teoria dei segnali Riferimenti al testo capitolo 4 3/8/ ETLCE - B DDC Page DDC 6
21-Mar-03-2 ETLCE - B6-2003 DDC. 21-Mar-03-4 ETLCE - B6-2003 DDC. segnale modulato. transiszioni. finestra per trans fisse.
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