Capitolo 5 Le infrastrutture HardWare. La memoria centrale

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1 Capitolo 5 Le infrastrutture HardWare La memoria centrale

2 La memoria

3 La memoria Supporto alla CPU: : deve fornire alla CPU dati e istruzioni il più rapidamente possibile Archivio: : deve consentire di archiviare dati e programmi garantendone la conservazione e la reperibilità anche dopo elevati periodi di tempo Diverse esigenze: velocità per il supporto alla CPU non volatilità ed elevate dimensioni per l archivio Diverse tecnologie elettronica: veloce, ma costosa e volatile magnetica e ottica: non volatile ed economica, ma molto lenta

4 Criteri di caratterizzazione di una memoria Velocità Volatilità Capacità Costo (per bit) Modalità di accesso diretta (o casuale) sequenziale mista associativa

5 La memoria centrale

6 La memoria centrale (RAM) Mantiene al proprio interno i dati e le istruzioni dei programmi in esecuzione Memoria ad accesso casuale Tecnologia elettronica veloce ma volatile e costosa Due eccezioni ROM: elettronica ma permanente e di sola lettura Flash: elettronica ma non volatile e riscrivibile

7 Indirizzi di memoria I bit nelle memorie sono raggruppati in celle: tutte le celle sono formate dallo stesso numero di bit; una cella composta da k bit, è in grado di contenere una qualunque tra 2 k combinazioni diverse di bit. Ogni cella ha un indirizzo: serve come accesso all informazione; in una memoria con N celle gli indirizzi vanno da a N 1. La cella è l unità indirizzabile più piccola. In quasi tutti i calcolatori è di 8 bit (un byte). I byte vengono raggruppati in parole (che oggi sono di 32/64 bit), su cui la CPU esegue le operazioni.

8 Organizzazione della memoria Anche gli indirizzi della memoria sono rappresentati come numeri binari: un indirizzo di M bit consente di indirizzare 2 M celle; per 6 o 8 celle bastano 3 bit, per 12 celle ne servono 4; il numero di bit nell indirizzo determina il numero massimo di celle indirizzabili nella memoria ed è indipendente dal numero di bit per cella (una memoria con 2 12 celle richiede sempre 12 bit di indirizzo, quale che sia la dimensione di una cella). Una memoria può essere organizzata in diversi modi: con 96 bit possiamo avere 6 celle di 16 bit (6*16=96), o 8 celle di 12 bit (8*12=96) o 12 celle di 8 bit (12*8=96).

9 Organizzazione della memoria parole da 16 bit parole da 12 bit 12 parole da 8 bit

10 Memoria e collegamenti con bus Viene selezionata la parola di indirizzo 11 due il contenuto è 1111; l operazione è di lettura (load)) o di scrittura (store)) a seconda dei comandi presenti sul bus di controllo 11 Bus indirizzi DECODIFICATORE linea linea 1 linea 2 linea 3 linea 4 linea 5 linea 6 linea 7 linea 8 linea 9 linee di selezione parola celle di memoria di 8 bit ciascuna parola selezionata linea 1 linea 11 linea 12 linea 13 linea 14 linea 15 Bus di controllo leggi/scrivi Dato (letto o da scrivere) Bus dati

11 Memoria vs. CPU Le CPU sono sempre state più veloci delle memorie l aumento di integrazione ha consentito di realizzare CPU pipeline e super scalari, molto efficienti e veloci; nelle memorie è aumentata la capacità più che la velocità. L accesso alla memoria passa attraverso il bus la frequenza di funzionamento del bus èmolto più bassa di quella della CPU; il bus può essere impegnato ad effettuare trasferimenti controllati da dispositivi di I/O autonomi (e.g. DMA). È difficile riordinare le istruzioni in modo da poter sfruttare i tempi di attesa della memoria. È possibile fare memorie molto veloci se stanno nel chip della CPU, ma sono piccole e costose.

12 Le memorie gerarchiche Memorie di gran capacità, relativamente lente, economiche ed accessibili tramite il bus: MGL ovvero Memoria Grossa e Lenta; dimensioni pari a circa 1 unità; tempo di accesso (TA) di circa 1 unità. Memorie veloci, integrate nello stesso chip della CPU, ma costose: MPV ovvero Memoria Piccola e Veloce; dimensioni pari a circa 1 unità; tempo di accesso pari a circa 1 unità. Obiettivo: realizzare una memoria grossa e veloce dimensioni pari a circa quelle della memoria grossa; prestazioni pari a circa quelle della memoria veloce.

13 Una gerarchia di memoria Memoria formata da una MPV e una MGL: la MPV contiene una copia di alcune celle della MGL; quando la CPU chiede una particolare cella di memoria la richiesta va ad entrambe le memorie: se il dato si trova nella MPV, viene passato direttamente alla CPU; se il dato si trova nella MGL, viene anche caricato nella MPV. Ipotesi: distribuzione uniforme delle richieste la frequenza con cui si trova il dato cercato nella MPV (hit ratio) sarà in media il 1% (1/1), in questi casi il tempo di accesso (hit time) sarà pari a 1 unità; la frequenza con cui è necessario accedere alla MGL (miss ratio) sarà in media il 9% (9/1), in questi casi il tempo di accesso (miss penalty) sarà pari a 1 unità; il tempo medio di accesso sarà.1*1+.9*1=9.1 unità!

14 Gerarchia di memoria Sistema di memoria Memoria piccola e veloce CPU Livello 1 Livello 2 Trasferimento di dati Memoria grande e lenta

15 Il principio di località Località spaziale: quando si accede all indirizzo A, è molto probabile che gli accessi successivi richiedano celle vicine ad A. A le istruzioni del codice vengono in genere lette da locazioni consecutive della memoria; gli accessi ad array o a strutture dati sono vicini. Località temporale: quando si accede all indirizzo A, è molto probabile negli accessi successivi si richieda di nuovo la cella A. cicli di istruzioni accedono ripetutamente alle stesse locazioni di memoria; istruzioni vicine tendono ad utilizzare le stesse variabili.

16 Come si sfrutta la località Diversi approcci a seconda del tipo di località: località temporale: i dati prelevati dalla MGL vengono conservati nella MPV il più a lungo possibile; localitàspaziale: quando si copia un dato dalla MGL alla MPV, si copiano anche i dati vicini (cache line o blocco). La frequenza di successo (hit( ratio h) ) cresce fino a superare il 99%: in effetti h dipende da due caratteristiche contrastanti: la dimensione dei blocchi un blocco grande sfrutta meglio la località spaziale; quanti sono i blocchi in memoria se c è spazio per tanti blocchi un dato resta in memoria più a lungo e può sfruttare più a lungo la località temporale; c èanche il problema del costo della memoria più veloce detta cache (francese: nascosto)!

17 L effetto della località Effetto del principio di località sull esempio di prima: tempo di accesso alla cache pari a 1 unità (TA C = 1); 1 tempo di accesso alla memoria (detto anche miss penalty, ovvero penalità di fallimento) pari a 1 unità (TAM = 1); frequenza di successo (hit ratio, h =.99); frequenza di fallimento (miss ratio, m = 1 h =.1); tempo di accesso medio pari a: TA = h * TA C + m * TA M TA =.99 * * 1 = 1.9

18 Una gerarchia di memoria Ottenuta per generalizzazione dell applicazione del principio di località e tipicamente costituita da 1. registri contenuti nella CPU (qualche KB) 2. cache (da circa 32KB a circa 124KB) 3. memoria principale (da circa 64MB a qualche GB) 4. dischi fissi (da qualche GB a qualche TB) 5. nastri magnetici e dischi ottici (da qualche GB a qualche TB per ogni supporto) Man mano che ci si sposta verso il basso nella gerarchia aumenta il valore dei parametri fondamentali: aumenta il tempo di accesso; aumenta la capacità di memorizzazione; ma diminuisce il costo per bit.

19 Una gerarchia di memoria Registri Cache I liv Cache II liv RAM CPU Circuito Integrato (chip) Scheda madre (motherboard) Involucro esterno del calcolatore (case) tecnologia magnetica (HD esterni) Supporti esterni tecnologia ottica (CD, DVD) tecnologia elettronica (flash disk) Disco fisso (hard disk) tecnologia magnetica

20 Caratteristiche dei diversi livelli Livello Registri Cache I livello Cache II livello Capacità ~ 1 KB ~ 32 KB ~ 1/2 MB Tempo di accesso ~.2ns (1 ciclo di clock) ~.4ns (2/4 cicli di clock) ~ 1/2 ns (5/1 cicli di clock) Transfer rate (GB/s) ~ 1 Cache III livello ~ 2/8 MB ~ 5 ns ~ 5 Memoria centrale ~ 2/8 GB ~5ns(1ªparola richiesta) ~ 1 ns (parole successive) ~ 5/1 Dischi interni > 3 GB ~ 1 ms.15/.6 Dischi esterni > 3 GB ~ 1 ms ~.5

21 La memoria centrale Tecnologia elettronica (veloce ma volatile) Gerarchia di memoria: ai livelli più alti corrispondono le tecnologie più veloci ma anche più costose cache interna (Static RAM SRAM) cache esterna(sram) memoriaram (Dynamic RAM DRAM e sue varianti) area di swap su memoria di massa

22 Memoria cache: SRAM Interna (L1) stessa frequenza della CPU Esterna (L2 e/o L3) Tre diverse posizioni/configurazioni Saldata sulla motherboard Card Edge Low Profile (CELP) socket COAST (Cache On A STick) module Diverse tipologie Asynchronous SRAM (più economica), TA compreso tra 12 e 2ns, OK per bus tra 5 e 66 MHz, timing = Synchronous Burst SRAM (Synch SRAM) Bus fino a 66 MHz timing = Bus oltre i 66 MHz timing = Synchronous Pipelined Burst SRAM (PB SRAM) TA compreso tra 4.5 e 8ns, OK per bus fino a 133 MHz, timing =

23 Memoria centrale DRAM Fast Page Mode DRAM (FPM DRAM) TA=7-6ns timing = Per la lettura si attiva la riga, la colonna, si validano i dati, si trasferiscono i dati, poi si disattiva la colonna I miglioramenti di velocità nascono dal progresso della tecnologia di integrazione. Extended Data Out DRAM (EDO DRAM) TA = 7-5ns timing = Non richiede la disattivazione della colonna e del buffer di uscita; 6ns èil minimo per bus a 66MHz Burst EDO DRAM (BEDO DRAM) Evoluzione di EDO DRAM timing = (pipeline + 2-bit burst counter) Mai davvero supportata.

24 Memoria centrale DRAM Synchronous DRAM (SDRAM) Sfrutta la sequenzialità delle richieste: una volta trovato il primo dato gli altri vengono recuperati velocemente. Fornisce dati fino a 1ns (1MHz) con timing PC133 SDRAM Evoluzione della SDRAM per bus a 133MHz Trasferimento dati fino a 1.6GBps Double Data Rate DRAM (DDR( DRAM) Sfrutta entrambi i fronti del clock per trasferire dati: raddoppia la frequenza efficace non quella effettiva. Direct Rambus DRAM (DRDRAM( DRDRAM) Risultato della collaborazione tra Intel e Rambus Nuova architettura: 6-8MHz (1MHz nel 21) con bus di sistema a 133MHz. 1 canale arriva fino a 1.6GBps (4 canali 6.4 GBps)

25 Packaging Fino all inizio degli anni 9 la memoria veniva prodotta, acquistata e installata su chip singoli densità variabili da 1 Kbit a 1 Mbit; i PC avevano zoccoli vuoti dove inserire altri chip. Oggi si monta un gruppo di chip, tipicamente 8 o 16, su un piccola scheda stampata che si vende come unità minima installabile nei PC SIMM (Single Inline Memory Module) se la fila di connettori si trova da un solo lato della scheda; DIMM (Dual Inline Memory Module) se i connettori si trovano su ambedue i lati della scheda Sia SIMM che DIMM sono a volte dotate di un codice di rilevazione o di correzione dell errore. errore.

26 Memoria centrale Chip Single Inline Memory Module (SIMM) 3/72 pin sullo stesso lato della scheda; trasferimento dati a 8/32 bit per volta; utilizzabili a coppie. Dual In-line Memory Module (DIMM( DIMM) 168 pin su due lati; 64 bit alla volta; utilizzabili anche singolarmente RIMM Moduli di RDRAM; interfaccia DIMM 1MHz.

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