Il sottosistema di I/O (Richiamo)

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1 Il sottosistema di I/O (Richiamo) Il sottosistema di I/O consente la comunicazione fra il calcolatore ed il mondo esterno. Fanno parte del sottosistema i dispositivi (Unità di I/O) per la comunicazione uomo/macchina (video, terminali, stampanti), quelli utilizzati per la memorizzazione permanente delle informazioni (unità a disco, nastri magnetici), la rete. Tutte le Unità di I/O sono collegate al bus di sistema mediante dispositivi detti Interfacce di I/O (o anche Periferiche, Controllori di I/O, Porte di I/O) UNITA DI I/O UNITA DI I/O MEMORIA PRINCIPALE CPU INTERFACCIA DI I/O INTERFACCIA DI I/O Bus dati Bus indirizzi Bus comandi

2 Bus comandi Bus indirizzi Interfacce di I/O (Richiamo) Bus dati D[0:7] CS* RD* WR* A[0:n-1] INTERFACCIA DI I/O (8 bit, ) S[0:k-1] UNITA DI I/O Interfaccia standard verso il bus di sistema Interfaccia specifica (dipendente dal tipo di unità) verso l unità di I/O Grazie a questa strutturazione l interfaccia svolge una funzione di adattamento fra la modalità di trasferimento dei dati utilizzata all interno del sistema (cicli di bus) e quella utilizzata dall Unità di I/O.

3 Comunicazioni Seriali I bit sono inviati in sequenza su un unica linea S1 S2 Compromesso spazio/tempo Unità di I/O che comunicano con un calcolatore mediante un canale seriale: modem terminale mouse tastiera stampante n segnali Trasmissione in parallelo Es.: Codice a 8 bit Trasmissione in serie/parallelo Trasmissione in serie n intervalli

4 Bit-Rate e Sincronizzazione Le comunicazioni seriali sono caratterizzate da trame regolari di bit che possono essere separate da intervalli di tempo qualsiasi. Il tempo destinato alla trasmissione di un bit all interno della trama è detto Bit-Time: T; il suo inverso è detto Bit-Rate (Baud-Rate): B=1/T. trama k trama k T Per acquisire correttamente i dati inviati dal trasmettitore, il ricevitore deve essere in grado di determinare l inizio della trama, deve conoscerne il formato e poter lavorare alla stessa frequenza del trasmettitore (cioè campionare la linea con una frequenza pari alla Bit-Rate impiegata dal trasmettitore).

5 Comunicazioni Seriali Sincrone e Asincrone Comunicazioni Seriali Sincrone Il trasmettitore invia al ricevitore sia i dati sia un segnale di clock avente frequenza pari alla Bit-Rate. Il clock può essere inviato su una seconda linea, fisicamente separata da quella dei dati (ad esempio: reti X.25, bus seriale I 2 C), oppure essere inviato sulla stessa linea su cui vengono inviati i dati (Codifica Manchester: reti Ethernet). Comunicazioni Seriali Asincrone Il trasmettitore invia solo i dati, ma il ricevitore è a conoscenza di qual è la Bit-Rate impiegata dal trasmettitore. In questo caso, trasmettitore e ricevitore usano due segnali di clock fisicamente distinti ma aventi la stessa frequenza. Nel proseguimento, saranno considerate esclusivamente le comunicazioni seriali asincrone.

6 Comunicazioni asincrone: il protocollo EIA-RS232 trama Start Bit Data Bits Parity Bit Stop Bits Riposo Riposo Start Bit: consente al ricevitore di determinare l inizio della trama. Data Bits: contengono i dati e possono essere 5,6,7,8. Parity Bit: parità (pari/dispari) dei dati (rilevazione errori). Stop Bits: 1, 1.5, 2 Bit-Rate (in bit per secondo): 50,110, 150, , 9600, 19200, Errori di Parità, Framing e Overrun.

7 Sincronizzazione nel protocollo RS Ricevitore e trasmettitore si accordano sulla Bit-Rate da impiegare e sul formato della trama (programmazione delle interfacce di I/O). 2. Il ricevitore campiona la linea ad intervalli sottomultipli di T (tipicamente 1/16,1/32,1/64). 3. Quando il ricevitore rileva una transizione da stato di riposo a stato attivo, campiona nuovamente la linea dopo un intervallo pari a T/2: se la linea è ancora nello stato attivo riconosce il bit di start (va al passo 4), viceversa la transizione rilevata viene interpretata come rumore (torna al passo 2). 4. Il ricevitore campiona la linea con periodo pari a T fino a che non ha ricevuto tutti i bit della trama. L uso di trame corte consente di tollerare piccole differenze nelle frequenze del clock di trasmettitore e ricevitore (i due clock sono fisicamente distinti e solo nominalmente alla stessa frequenza). L'uso di una frequenza di campionamento superiore alla Bit-Rate consente al ricevitore di campionare la linea circa a metà del tempo di bit, minimizzando la probabilità di perdita del sincronismo.

8 RS-232: Standard Elettrico Trasmissione UNIPOLARE (o SBILANCIATA) V Livelli dei segnali "0" logico : -25/-5V "1" logico: +5/+25V Livelli Trasmessi: +12V/-12V 25V 12V 5V 0V -5V 1 LOGICO (MARK) Integrati che effettuano la traslazione dei livelli (es. TTL->RS232: RS232 ->TTL: ) -12V -25V 0 LOGICO (SPACE)

9 Due applicazioni del protocollo RS-232 Connessione fra due computer remoti tramite la rete telefonica linea telefonica Computer MODEM MODEM Computer RS-232 tecniche di modulazione RS-232 Connessione diretta fra due computer Computer Computer RS-232

10 Segnali RS-232 TX RX DTE DTR DSR RTS DCE CTS DCD RI GND DTE: Data Terminal Equipment (Computer) DCE: Data Communication Equipment (MODEM)

11 Funzionalità delle interfacce di I/O per comunicazioni seriali asincrone (1) Buffering dei dati e conversioni P/S e S/P Per inviare un dato sulla linea seriale la CPU effettua una scrittura del dato su un buffer dell interfaccia, da cui poi quest ultima si occupa di trasferire il dato un bit alla volta sulla linea (conversione P/S). Per prelevare un dato ricevuto tramite la linea seriale la CPU effettua una lettura da un buffer dell interfaccia, su cui quest ultima ha precedentemente assemblato i bit ricevuti uno alla volta sulla linea (conversione S/P). Sincronizzazione Le interfacce supportano tipicamente sia la gestione a polling sia la gestione ad interrupt della ricezione e della trasmissione. Conseguentemente, tramite un bit in un registro di stato e tramite un interrupt, l interfaccia segnala alla CPU le situazioni di buffer di ricezione pieno (è stato ricevuto un nuovo dato sulla linea) e di buffer di trasmissione vuoto (il dato precedentemente scritto nel buffer è stato inviato sulla linea e quindi è possibile scrivere il successivo).

12 Funzionalità delle interfacce di I/O per comunicazioni seriali asincrone (2) Programmazione e gestione automatica della trama I registri di controllo dell interfaccia consentono la programmazione dei parametri che caratterizzano la comunicazione (Bit-Rate e formato della trama). La CPU scrive e legge esclusivamente i bit del dato, senza preoccuparsi degli altri bit presenti nella trama (start, parità, stop). Questi ultimi sono inseriti automaticamente dall interfaccia quando il dato scritto dalla CPU viene trasmesso sulla linea, ed eliminati automaticamente dall interfaccia quando la CPU legge il dato ricevuto sulla linea. Rilevazione degli errori L interfaccia rileva automaticamente gli errori di ricezione (parità, framing, overrun). Tipicamente le condizioni di errore rilevate sono memorizzate in un registro di stato e possono generare degli interrupt.

13 Interfaccia 8250 D[0:7] A[0:2] INT RESET RD WR BUS INTER- FACE TXD REG MODEM I/O TX MACHINE TXC DTR DSR RTS CTS DCD RI OUT2 TXD CS RXD REG RX MACHINE RXD RXC BIT RATE GENERATOR BAUDOUT XTAL2 XTAL1 Bit-Rate Generator: TXC=BADOUT: 16 * Bit-Rate; generalmente anche RXC=BADOUT. Gestione dei segnali modem (RS-232, Interfaccia di tipo DTE). 8 locazioni nello spazio di I/O.

14 RBR: Receiver Buffer Register (contiene il dato ricevuto, BufferIn ) Registri 8250 RBR LSR DLL MSR 7 THR LCR DLM MCR THR: Transmitter Holding Register (contiene il dato da trasmettere, BufferOut ) LSR: Line Status Register (contiene informazioni sullo stato delle comunicazioni in corso, Status ) LCR: Line Control Register (programmazione parametri, Control ) IER IIR MSR,MCR: Modem Status/Control Register (gestione del protocollo RS-232) DLAB: Divisor Latch Access Bit (deve essere messo a 1 per accedere a DLL e DLM ) A2 A1 A0 DLAB R/W REGISTRO R RBR W TBR DLL DLM IER IIR LCR MCR LSR MSR IER: Interrupt Enable Register (abilitazione/disabilitazione selettiva delle possibili richieste di interruzione) IIR: Interrupt Identification Register (identificazione della richiesta di interruzione) DLL,DLM: Divisor Latch LSB/MSB (registro a 16 bit in cui viene memorizzata una costante che determina il Bit-Rate, Control ) B=F/(16*C) C=F/(16*B) B: Bit-Rate F: frequenza del clock dell' 8250 C: valore caricato nel registro DL

15 Line Control Register (LCR)

16 Line Status Register (LSR)

17 TIPI DI INTERRUPT Interrupt 8250 ERRORE DI RICEZIONE O RICEZIONE DI UN BREAK. BUFFER DI RICEZIONE PIENO. BUFFER DI TRASMISSIONE VUOTO. VARIAZIONE DEI SEGNALI MODEM (INPUT). PARITY OVERRUN BREAK FRAMING DDCD TERI DDSR DCTS (PRIORITA' MASSIMA) RX STATUS RBR FULL THR EMPTY MODEM STATUS INTERRUPT (PRIORITA' MINIMA) RICONOSCIMENTO DELL INTERRUPT SE SI ABILITA PIU' DI UN TIPO DI INTERRUZIONE (IER) E' POSSIBILE IDENTIFICARE L'INTERRUPT DA SERVIRE MEDIANTE IL REGISTRO IIR (DISCRIMINA FRA I 4 POSSIBILI TIPI). PER RX E MODEM STATUS L AZIONE DA SVOLGERE VIENE INDIVIDUATA LEGGENDO RISPETTIVAMENTE LSR E MSR.

18 IER e IIR

19 Interfacce 8250 su Personal Computer DUE INTERFACCE 8250 (COM1,COM2) MAPPATE IN SPAZIO DI I/O REGISTRO COM1 COM2 RBR,THR,DLL 03F8H 02F8H IER,DLM 03F9H 02F9H IIR 03FAH 02FAH LCR 03FBH 02FBH MCR 03FCH 02FCH LSR 03FDH 02FDH MSR 03FEH 02FEH GENERAZIONE BIT-RATE PER COM1,COM2 ( F= MHz ) B C H H C0H H H H CH H

20 Inizializzazione COM1 ; nomi simbolici per i registri di COM1 RBR EQU 03F8H ;DLAB = 0 THR EQU 03F8H ;DLAB = 0 DLL EQU 03F8H ;DLAB = 1 DLM EQU 03F9H ;DLAB = 1 IER EQU 03F9H ;DLAB = 0 LCR EQU 03FBH LSR EQU 03FDH ini_com1 PROC FAR ; La procedura inizializza COM1 : bit-rate 9600, 8 bit per ; carattere, parita' pari, 1 stop bit PUSH AX PUSH DX ; DLAB = 1 per accedere a DLM e DLL MOV DX, LCR MOV AL, 80H OUT DX, AL ; bit rate = > DL=000CH MOV DX, DLM MOV AL, 00H OUT DX, AL MOV DX, DLL MOV AL,0CH OUT DX, AL ; 8 bit per car., 1 stop bit,parita` pari,dlab=0 ->LCR=1BH MOV DX, LCR MOV AL, 1BH OUT DX, AL ; clear di IER per disabilitare le interruzioni MOV DX, IER MOV AL, 00H OUT DX, AL ;lettura iniziale per svuotare il buffer di ricezione MOV DX, RBR IN AL, DX POP DX POP AX RET ini_com1 ENDP

21 Lettura e Scrittura su COM1 in modalità polling read_com1 PROC FAR ; la procedura legge un carattere da COM1 ; e lo restituisce in AL PUSH DX ; attesa che il buffer di ricezione sia pieno: il bit 1 ; del registro LSR fornisce lo stato del buffer di ; ricezione ( 1=pieno, 0=vuoto ) MOV DX, LSR wait_pieno: IN AL, DX TEST AL, 01H JZ wait_pieno ; lettura del carattere ricevuto MOV DX, RBR IN AL, DX POP DX RET read_com1 ENDP write_com1 PROC FAR ;la procedura scrive su COM1 il carattere passato ; in AL PUSH DX PUSH AX ; attesa che il buffer di trasmissione sia vuoto: ; il bit 5 del registro LSR fornisce lo stato del buffer ; di trasmissione (1=vuoto,0=pieno ) MOV DX, LSR wait_vuoto: IN AL, DX TEST AL, 20H JZ wait_vuoto ; scrittura del carattere da trasmettere MOV DX, THR POP AX OUT DX, AL POP DX RET write_com1 ENDP

22 Interfaccia parallela 8255 Interfaccia che supporta la gestione differenziata e programmabile (3 diversi modi di funzionamento) di tre porte parallele bidirezionali (input o output) CS* WR* RD* A0 A1 RESET D0 - D7 PA0-PA7 PB0-PB7 PC0-PC L interfaccia dispone di 4 registi interni che consentono lo scambio di dati, informazioni di controllo (programmazione) ed informazioni di stato con la CPU.

23 Schema a blocchi

24 Accesso ai registri interni Lettura del dato presente sulla porta A, B o C. L operazione viene effettuata sulle porte programmate in input. Lettura del Registro di Controllo. Scrittura di un dato sulla porta A, B o C. L operazione viene effettuata sulle porte programmate in output. Scrittura del Registro di Controllo. Programmazione (input/output, modo di funzionamento)

25 Modi di funzionamento Modo 0: Basic Input/Output La CPU legge/scrive sulla porta senza alcun meccanismo di sincronizzazione con l Unità Esterna ad essa connessa. Sono presenti dei latch sulle uscite ma non sugli ingressi. Modo 1: Strobed Input/Output La CPU legge/scrive sulla porta sincronizzandosi con l Unità Esterna mediante un protocollo ad handshake. L operazione di I/O può essere gestita sia a interrupt sia a polling. Sono presenti dei latch sia sulle Modo uscite 2: Strobed sia sugli Bi-directional ingressi. Input/Output (Non sarà considerato). Vincoli sulla programmazione dei modi di funzionamento delle porte: Tutte e 3 le porte (A, B, C) possono essere programmate in Modo 0. Solo le porte A e B possono essere programmate in Modo 1. Se la porta A è programmata in Modo 1, i segnali per la gestione del protocollo ad handshake sono disponibili su PC7-PC4. Se la porta B è programmata in Modo 1, i segnali per la gestione del protocollo ad handshake sono disponibili su PC3-PC0.

26 Registro di Controllo (Control Word) N.B. Se un gruppo (A,B) è programmato in modo 1, la programmazione della porzione della porta C relativa al gruppo si riferisce ai pin non impiegati per il protocollo ad handshake. Un esempio Vogliamo programmare la porta B in modo 1-output, i pin liberi della porta C (lower) in input, la porta A in modo 0-input ed i pin liberi della porta C (upper) in output: ( 95H )

27 Set/Reset dei bit della Porta C N.B. Questo formato della Control Word consente di forzare via SW (se necessario) i valori dei segnali di output impiegati nel protocollo ad handshake e di settare/resettare i flag di interrupt enable (vedi slides successive).

28 CS*,A1,A0 RD* INPUT D0-D7 Funzionamento in Modo 0 Input CS*,A1,A0 WR* Output D0-D7 OUTPUT

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30 Modo 1: i segnali del protocollo ad handshake Strobed Input INTR 8255 STB* DATA_IN 8 Unità Esterna (UE) UE scrive il dato nel latch d ingresso della porta (A,B) attivando STB* (strobe), l 8255 segnala ad UE che il dato è stato accettato attivando IBF (Input Buffer Full). Quando UE disattiva STB* (la scrittura è terminata) l 8255 attiva INTR (Interrupt Request): la CPU andrà a leggere il dato scritto nella porta da UE. IBF Strobed Output INTR 8255 ACK* Unità 8 Esterna DATA_OUT (UE) OBF* La CPU, in risposta all attivazione di INTR, scrive il dato sul latch d uscita della porta (A,B); l 8255 segnala ad UE che è disponibile un nuovo dato attivando OBF* (Output Buffer Full). UE legge il dato scritto dalla CPU attivando ACK* (acknowledge).

31 Strobed Input : forme d onda BD0: PA0:7 (PB0:7) CPU INTR RD* PC3 (0) PC5 (1) PC4 (2) IBF STB* UNITA ESTERNA STB* IBF INTR RD* PA0:7 (PB0:7)

32 Strobed Output : forme d onda BD0: PA0:7 (PB0:7) CPU INTR WR* PC3 (0) PC7 (1) PC6 (2) OBF* ACK* UNITA ESTERNA WR* INTR OBF* ACK* PA0:7 (PB0:7)

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34 Flag di Interrupt Enable (INTE) STBB* IBFB PC2 PC1 INTE B INTE A PC4 PC5 STBA* IBFA INTRB PC0 PC3 INTRA INTE B: controllato mediante set/reset di PC2, INTE A : controllato mediante set/reset di PC4 OBFB* ACKB* PC1 PC2 INTE B INTE A PC7 PC6 OBFA* ACKA* INTRB PC0 PC3 INTRA INTE B: controllato mediante set/reset di PC2, INTE A : controllato mediante set/reset di PC6

35 Gestione a Polling L 8255 non dispone di un registro di stato accessibile ad uno specifico indirizzo. Le informazioni di stato necessarie per la gestione a polling delle porte (A,B) funzionanti in Modo 1 possono essere ottenute eseguendo delle letture all indirizzo della Porta C. La figura seguente mostra il formato della parola di stato (stutus word).