Circuiti integrati. Il Livello Logico-Digitale. Usi caratteristici. Famiglie di circuiti integrati. Blocchi funzionali combinatori

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1 Circuiti itegrati Il Livello Logico-Digitale locchi fuzioali combiatori circuito itegrato è ua piastria di silicio (o chip), quadrata o rettagolare, sulla cui superficie vegoo realizzati e collegati trasistor e duque porte logiche, che complessivamete realizzao uo o più circuiti digitali La piastria di silicio di u IC ha solitamete dimesioi comprese tra: 5 5 mm e 1 1 cm (di rado superiore) La piastria di silicio itegra i trasistor, i collegameti tra i trasistor e i collegameti co i morsetti di igresso/uscita del chip Su u sigolo chip si possoo itegrare: porte logiche sparse e idipedeti ua o più reti combiatorie, co fuzioi defiite ua o più reti sequeziali uità fuzioali complesse: memoria, processore, uità di cotrollo di periferiche, e così via Famiglie di circuiti itegrati si caratteristici I circuiti itegrati soo classificati i base alle loro dimesioi, cioè al umero di porte logiche coteute: SSI (Small Scale Itegrated): IC a scala di itegrazioe piccola, da 1 a 10 porte MSI (Medium Scale Itegrated): IC a scala di itegrazioe media, da 10 a 100 porte LSI (Large Scale Itegrated): IC a scala di itegrazioe grade, da 100 a porte VLSI (Very Large Scale Itegrated): IC a scala di itegrazioe molto grade, > porte Ogi famiglia ha degli usi caratteristici ei calcolatori e i geerale ei dispositivi elettroici, che dipedoo dalle sue dimesioi, cioè dalla quatità di porte preseti el circuito itegrato stesso SSI: piccoli circuiti digitali di cotoro a circuiti più complessi (glue logic, logica di icollameto ) MSI: circuiti digitali semplici, dotati di u uica fuzioe be defiita. d es.:scambio di due o più segali, cofroto di due umeri, addizioe o sottrazioe di due umeri LSI: circuiti digitali complessi, dotati di fuzioalità multiple, evetualmete programmabili. d es.: u itero isieme di op. aritmetiche (addizioe, sottrazioe, moltiplicazioe, divisioe - L), memorie di piccole dimesioi, processori semplici VLSI: circuiti digitali molto complessi o di gradi dimesioi, spesso programmabili. d es.: processori (dai microcotrollori ai processori di uso geerale - Petium, SPRC, memorie, da qualche Kbyte i su, uità di cotrollo delle periferiche Nessuo progetta u circuito itegrato VLSI, ma ache LSI, trattadolo come u uica rete combiatoria o sequeziale ( porte logiche) Per progettare circuiti digitali di tali dimesioi, si usao teciche modulari, per scomporre il problema

2 locchi fuzioali combiatori Multiplexer Esiste ua be ota e ormai stabilizzata libreria di blocchi fuzioali predefiiti di tipo combiatorio che cotiee i blocchi per tutte le fuzioi combiatorie di base Questi blocchi appartegoo alle famiglie MSI e (alcui di essi) LSI La libreria cotiee ache blocchi fuzioali di tipo sequeziale I tipici blocchi fuzioali combiatori soo: Multiplexer Demultiplexer Decoder (decodificatore) Cofrotatore Shifter combiatorio Half adder e Full adder ddizioatore a bit L or, ad, ot e somma Il blocco fuzioale multiplexer ha: 1 igressi di selezioe 2 2 igressi dati u uscita Gli igressi dati soo umerati a partire da 0: k = 0, 1, 2,, 2 1 Se sugli igressi di selezioe è presete il umero biario k, il k esimo igresso dati viee iviato i uscita Multiplexer a 1 igresso di selezioe (1) Multiplexer a 1 igresso di selezioe (2) 1 igresso di selezioe, 2 igressi dati, u uscita 1 igresso di selezioe, 2 igressi dati, u uscita I0 Sel OT (Ctrl) D1 D2 0 D1 D1 D2 1 D2 Tabella della verità I0 Sel OT (Ctrl) I0 Sel Mappa di Karaugh OT=!SelI0 + Sel Sel I0 MX

3 Multiplexer a 2 igressi di selezioe Multiplexer a 2 igressi dati da k bit MX a 2 igressi di selezioe igressi dati S1 S0 I0 I2 I MX igressi di selezioe uscita Tabella delle verità # riga S1 S0 I0 I2 I X X X X X X X 0 X X X 1 X X X X 0 X X X 1 X X X X 0 0 Ctrl (1) (1) (2) (2) () () MX bit Esempio: k= OT 1 0 M 1 X 0 M 1 X 0 M 1 X Ctrl OT X X X Demultiplexer Demultiplexer a 2 igressi di selezioe Il blocco fuzioale demultiplexer ha: 1 igressi di selezioe 1 igresso dati 2 2 uscite Le uscite soo umerate a partire da 0: k = 0, 1, 2,, 2 1 Se sugli igressi di selezioe è presete il umero biario k, l igresso dati viee iviato alla k esima uscita, le rimaeti soo a 0 Igressi Selezioe scite I S 1 S 2 O 1 O 2 O O 4 O 1 =!S 1!S 2 I D 0 0 D O 2 = S 1!S 2 I D D 0 0 D D 0 D D I S 1 S 2 S 1 S 2 O 1 O 2 O O 4 00 I DMX O 1 O 2 O O 4 O =!S 1 S 2 I O 4 = S 1 S 2 I

4 Decodificatore (decoder) Decodificatore Il blocco fuzioale decodificatore ha: 1 igressi 2 2 uscite Le uscite soo umerate a partire da 0: k = 0, 1, 2,, 2 1 Se sugli igressi è presete il umero biario k, la k esima uscita assume il valore 1 e le restati uscite assumoo il valore 0 DEC a 2 igressi igressi I0 DEC uscite Tabella delle verità # riga I Decodificatore a 2 igressi Cofrotatore (comparator) Cofrotatore Il blocco fuzioale cofrotatore ha: due gruppi e di igressi da 1 bit ciascuo tre uscite: mioraza <, uguagliaza = e maggioraza > Il blocco cofrota i due umeri biari e da bit preseti sui due gruppi di igressi, e attiva (a 1) l uscita corrispodete all esito del cofroto COMP a 2 bit igressi 0 < 1 = 0 > 1 COMP Cofrotatore di umeri a 2 bit uscite Tabella delle verità # riga < = >

5 Shifter combiatorio Shifter combiatorio 5 igressi Il blocco fuzioale shifter ha: 1 igressi 1 igresso per il bit aggiuto a dx (scorrimeto a siistra) 1 igresso per il bit aggiuto a sx (scorrimeto a destra) 1 igresso di cotrollo che comada lo scorrimeto a destra o a siistra 1 uscite scite: scorrimeto a dx: bit aggiuto a sx + igressi shiftati di ua posizioe a dx (viee perso il bit meo sigificativo degli igressi) scorrimeto a sx: bit aggiuto a dx + igressi shiftati di ua posizioe a sx (viee perso il bit più sigificativo degli igressi) S/!D Nuovo bit scorrimeto a destra 0 1 MX O4 I4 I I MX MX MX MX O O2 O1 O0 I0 Nuovo bit scorrimeto a siistra Si oti che se si cosiderao gli igressi come u valore umerico espresso i biario aturale lo scorrimeto a dx (co bit aggiuto a sx = 0) equivale ad ua divisioe per 2 lo scorrimeto a sx (co bit aggiuto a dx = 0) equivale ad ua moltiplicazioe per locchi aritmetici fodametali Half adder Rappresetazioe dei umeri i biario aturale itero su k 1 bit ddizioatore ad 1 bit half adder full adder ddizioatore a k bit i biario aturale itero Sottrattore a 1 bit Sottrattore a k bit i biario aturale itero HLF-DDER Carry Sum Sum = Carry = Carry Sum

6 Full adder ddizioatore a k bit i biario aturale itero bit bit FLL DDER Carry I Sum Carry Out CarryOut Sum CarryI CarryOut FLL DDER S 2 Ci FLL DDER Ci 1 Cout 2 Cout 0 Cout1 HLF DDER S 1 S 0 SM bit Sommatore itero a bit Sottrattore a 1 bit e a k bit i biario aturale itero sommatore a bit igressi addedi Ricavare le tabelle delle verità, l espressioe logica miima e la rete combiatoria che realizza u semi-sottrattore a 1 bit u sottrattore completo a 1 bit R usc R i S2 S1 S0 Disegare la struttura modulare di u sottrattore a k bit uscita di riporto igresso di riporto uscite di somma Sommatore itero biario aturale a bit

7 Sottrattore itero a bit Semplice esempio di progetto i stile fuzioale miuedo sottrattore a bit M2 M1 M0 S2 S1 S0 Pusc Pi sottraedo Si chiede di progettare u circuito digitale combiatorio, che abbia: i igresso due umeri iteri biari aturali (positivi) e da 1 bit ciascuo i igresso u segale di comado C i uscita u umero itero biario aturale Z da 1 bit prestito i uscita D2 D1 D0 prestito i igresso Su Z deve presetarsi la somma + se C = 0, la differeza se C = 1 differeza Sottrattore itero biario aturale a bit Schema logico della soluzioe ità ritmetico-logica X + Y X + S Y X Y X -+ Y D Sommatore C I0 S MX Multiplatore Z comadi R i, P i operadi esiti dd Sub C L E L risultato Sottrattore =0 < = > R usc P usc

8 ità ritmetico-logica L ad, ot, or e somma (1) # riga Comado Operazioe R Esito F1 F0 0 dd somma e + + R i riporto i uscita R usc 1 Sub sottrae da P i prestito i uscita P usc 2 Pass Pass passa i uscita passa i uscita - - F 0 F 1 Operazioe svolta 0 0 ad 1 0 or 0 1! Half dder 4 Zero aulla uscita 0-5 Shift Left scorre a SX 2 bit più sigificativo di 6 Shift Right scorre a DX / 2 bit meo sigificativo di 7 Null Cofrota co 0 - = 0 CarryOut 8 Compare Cofrota co <,=,> <, =, > 9 Multiply prodotto di e riporto i uscita Multiplexer 10 Divide divisioe / / divisioe per 0? scita L ad, ot, or e somma (2) Numeri relativi e umeri reali I umeri relativi soo rappresetabili tramite sequeze di bit, proprio come i umeri iteri aturali (sempre positivi) La tecica più usata per rappresetare i umeri iteri relativi è il complemeto a due (two s complemet) Le L soo ormalmete i grado di operare sia co umeri iteri aturali sia co umeri iteri relativi rappresetati i complemeto a due Schema logico di ua L da 1 bit I umeri reali soo rappresetabili tramite sequeze di bit, proprio come i umeri iteri Esiste uo stadard iterazioale per la rappresetazioe biaria di umeri reali: lo stadard IEEE 754 per la rappresetazioe i virgola mobile Esistoo L i grado di effettuare i calcoli aritmetici co i umeri reali, oltre che co i umeri iteri - 2 -