Università degli Studi di Cassino

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1 Corso di Data path multiciclo Anno Accademico 2007/2008 Francesco Tortorella

2 Problemi dell implementazione singolo ciclo Arithmetic & Logical PC Inst Memory Reg File mux ALU mux setup Load PC Inst Memory Reg File mux ALU Data Mem mux setup Store Critical Path PC Inst Memory Reg File mux ALU Data Mem Branch PC Inst Memory Reg File cmp mux Tempo di ciclo lungo Tutte le istruzioni hanno un tempo di esecuzione uguale all istruzione più lenta Memoria reale più lenta della memoria ideale Risorse duplicate Datapath multiciclo - 1

3 Tempo di accesso delle memorie Limite fisico: le memorie veloci sono piccole (e viceversa) Storage Array selected word line address storage cell bit line address decoder sense amps => Gerarchia di memorie Processor Cache proc. bus L2 Cache mem. bus memory 1 time-period 2-3 time-periods time-periods Datapath multiciclo - 2

4 Riduzione del tempo di ciclo Si partiziona la parte combinatoria in più parti combinatorie più piccole, separate da registri. La stessa operazione viene realizzata in due cicli di breve durata invece che in uno solo molto lungo. storage element storage element Acyclic Combinational Logic Acyclic Combinational Logic (A) storage element Acyclic Combinational Logic (B) storage element Datapath multiciclo - 3 storage element

5 Vincoli sul tempo di ciclo Logica per calcolare l indirizzo successivo PC <= branch? PC + offset : PC + 4 Instruction Fetch InstructionReg <= Mem[PC] Accesso ai registri A <= R[rs] Operazione ALU R <= A + B Control Next PC PC Instruction Fetch npc_sel Operand Fetch ExtOp ALUSrc ALUctr MemRd MemWr RegDst RegWr MemWr Exec Mem Access Reg. File Data Mem Result Store Datapath multiciclo - 4

6 Partizionamento del datapath Registri inseriti a cavallo delle fasi intermedie Next PC PC Instruction Fetch Operand Fetch Exec Mem Access npc_sel Equal ExtOp ALUSrc ALUctr MemRd MemWr RegDst RegWr MemWr Reg. File Data Mem Result Store 1. Registri inseriti in modo da bilanciare la lunghezza del ciclo di clock (parti combinatorie tra i registri con lo stesso ritardo) 2. Registri inseriti per conservare le informazioni necessarie in passi successivi dell esecuzione dell istruzione. Datapath multiciclo - 5

7 Datapath multiciclo (visione logica) Instruction Fetch Operand Fetch Next PC PC IR Ext ALU Reg. File npc_sel Reg File Data Mem Result Store Mem Access ExtOp Equal ALUSrc ALUctr MemRd MemWr MemToReg RegDst RegWr E A B S M Critical Path? Datapath multiciclo - 6

8 Datapath multiciclo Nell implementazione che stiamo considerando, assumiamo che in un ciclo di clock si possa realizzare al più una tra le seguenti operazioni: Accesso in memoria (lett. istruzione o lett./scritt. dati) Accesso al register file (2 letture o 1 scrittura) Operazione ALU Al termine di ogni ciclo di clock, i registri intermedi contengono i dati necessari alle fasi da realizzare nei cicli seguenti. Datapath multiciclo - 7

9 Implementazione del datapath multiciclo (vista ad alto livello) PC Address Memory Data Instruction or data Instruction register Memory data register Data Register # Registers Register # Register # A B ALU ALUOut Unica unità di memoria Registri addizionali Unica ALU Datapath multiciclo - 8

10 Istruzione R-rtype (add, sub,...) Logical Register Transfer inst Logical Register Transfers ADDU R[rd] <= R[rs] + R[rt]; PC <= PC + 4 Physical Register Transfers inst Physical Register Transfers IR <= MEM[pc] Time ADDU A<= R[rs]; B <= R[rt] S <= A + B R[rd] <= S; PC <= PC + 4 E Next PC PC Inst. Mem Exec S Mem Access M Reg. File Data Mem IR Reg File A B Datapath multiciclo - 9

11 Istruzione Logica con immediato Logical Register Transfer inst Logical Register Transfers ORI R[rt] <= R[rs] ZExt(Im16); PC <= PC + 4 Physical Register Transfers inst Physical Register Transfers IR <= MEM[pc] ORI A<= R[rs]; B <= R[rt] Time S <= A ZExt(Im16) R[rt] <= S; PC <= PC + 4 E Next PC PC Inst. Mem Exec S Mem Access M Reg. File Data Mem IR Reg File A B Datapath multiciclo - 10

12 Load Logical Register Transfer Physical Register Transfers Time inst LW inst LW Logical Register Transfers R[rt] <= MEM[R[rs] + SExt(Im16)]; PC <= PC + 4 Physical Register Transfers IR <= MEM[pc] A<= R[rs]; B <= R[rt] S <= A + SExt(Im16) M <= MEM[S] R[rd] <= M; PC <= PC + 4 E Next PC PC Inst. Mem IR Reg File A B Exec S Mem Access M Reg. File Datapath multiciclo - 11 Data Mem

13 Store Logical Register Transfer Physical Register Transfers Time inst SW inst SW Logical Register Transfers MEM[R[rs] + SExt(Im16)] <= R[rt]; PC <= PC + 4 Physical Register Transfers IR <= MEM[pc] A<= R[rs]; B <= R[rt] S <= A + SExt(Im16); MEM[S] <= B PC <= PC + 4 E Next PC PC Inst. Mem IR Exec S Mem Access M Reg. File Data Mem Reg File A B Datapath multiciclo - 12

14 Branch Logical Register Transfer inst Logical Register Transfers BEQ if R[rs] == R[rt] then PC <= PC + 4+{SExt(Im16), 2 b00} Physical Register Transfers inst else PC <= PC + 4 Physical Register Transfers IR <= MEM[pc] Time BEQ E<= (R[rs] = R[rt]) if (!E) PC <= PC + 4; else PC <=PC+4+{SExt(Im16),2 b0} E Exec S Mem Access M Data Mem Next PC Reg. File PC Inst. Mem IR Reg File A B Datapath multiciclo - 13

15 Implementazione del datapath multiciclo IorD MemRead MemWrite IRWrite RegDst RegWrite ALUSrcA PC 0 M u x 1 Address Write data Memory MemData Instruction [25 21] Instruction [20 16] Instruction [15 0] Instruction register Instruction [15 0] Memory data register Instruction [15 11] 0 M u x 1 0 M u x 1 16 Read register 1 Read register 2 Registers Write register Write data Sign extend Read data 1 Read data 2 32 Shift left 2 A B 4 0 M u x M u 2 x 3 ALU control Zero ALU ALU result ALUOut Instruction [5 0] MemtoReg ALUSrcB ALUOp Datapath multiciclo - 14

16 Implementazione del datapath multiciclo PC 0 M u x 1 Address Write data Memory MemData Instruction [31-26] Instruction [25 21] Instruction [20 16] Instruction [15 0] Instruction register Instruction [15 0] Memory data register PCWriteCond PCWrite IorD Outputs MemRead MemWrite MemtoReg IRWrite Instruction [25 0] Instruction [15 11] Control Op [5 0] 0 M u x 1 0 M u x 1 PCSource ALUOp ALUSrcB 16 ALUSrcA RegWrite RegDst Read register 1 Read register 2 Registers Write register Write data Sign extend Read data 1 Read data 2 32 Shift left 2 A B 4 0 M u x M u 2 x 3 26 Shift 28 left 2 ALU control PC [31-28] Zero ALU ALU result Jump address [31-0] ALUOut M u x Instruction [5 0] Datapath multiciclo - 15

17 Esecuzione dell istruzione in 5 passi 1. Instruction fetch 2. Instruction decode and register fetch 3. Execution / Memory address computation / Branch completion / Jump completion 4. Memory access / R-type instruction completion 5. Memory read completion Datapath multiciclo - 16

18 1. Instruction fetch IR <= Memory[PC] PC <= PC+4 Quali segnali attivi? Perché si incrementa il PC? Datapath multiciclo - 17

19 2. Instruction decode and register fetch A <= Reg[IR[25:21]] B <= Reg[IR[20:16]] ALUOut <= PC+(signext(IR[15:0])<<2) Non è ancora nota l istruzione da eseguire Si preparano possibili operandi (rs->a, rt->b) e si calcola l offset dell indirizzo destinazione di una eventuale istruzione di branch Datapath multiciclo - 18

20 3. Execution / Memory address computation / Branch completion / Jump completion Le operazioni eseguite da questo passo in poi dipendono dalla particolare istruzione Load/Store ALUOut <= A+signext(IR[15:0]) Istruzione Logico-Aritmetica (R-type) ALUOut <= A op B Branch (completa) If (A==B) PC <= ALUOut La condizione è fornita dal flag Zero dell ALU Jump (completa) PC <= { PC[31:28], {IR[25:0], 00 } } Datapath multiciclo - 19

21 4. Memory access / R-type instruction completion Load MDR <= Memory[ALUOut] Store (completa) Memory[ALUOut] <= B Istruzione Logico-Aritmetica (R-type) (completa) Reg[IR[15:11]] <= ALUOut Datapath multiciclo - 20

22 5. Memory read completion Load Reg[IR[20:16]] <= MDR Datapath multiciclo - 21

23 Passi realizzati per eseguire una classe di istruzioni. Vista complessiva Datapath multiciclo - 22

24 Valutazione del data path multiciclo Ricordiamo la distribuzione stimata per le istruzioni: Load: 25 % Store: 10 % Istruzioni logico-aritmetiche: 45 % Branch: 15 % Jump: 5 % Datapath multiciclo - 23

25 Valutazione del data path multiciclo Tipo di istruzione Logico aritmetiche Load Store Branch Numero di cicli Valutiamo il numero medio di cicli per istruzione (CPI): CPI=.45*4+.25*5+.1*4+.15*3+.05*3 =4.05 Se avessimo adottato lo stesso numero di cicli avremmo avuto un CPI=5. Jump 3 Datapath multiciclo - 24

26 Definizione del controllo I valori dei segnali di controllo (abilitazioni) deipendono da: Istruzione in esecuzione Passo corrente Si usano le informazioni raccolte per specificare una macchina a stati finiti (MSF) che sia capace di generare le sequenze opportune di abilitazioni. Datapath multiciclo - 25

27 Reti sequenziali una rete sequenziale è un circuito logico avente n ingressi (x 1,x 2,,x n ) ed m uscite (y 1,y 2,,y m ), ciascuno dei quali assume valori binari (0/1). ad ogni istante, il valore delle uscite dipende sia dagli ingressi presenti, sia dalla sequenza degli ingressi precedenti. in ogni istante, si può identificare uno stato S in cui la rete si trova, in funzione della sequenza degli ingressi precedenti. le uscite possono quindi essere definite come funzioni degli ingressi correnti e dello stato corrente. ugualmente, lo stato successivo può essere determinato in funzione dello stato corrente e degli ingressi correnti. Modello di macchina a stati finiti Datapath multiciclo - 26

28 Stato successivo Stato corrente Funzione Stato successivo Input clock Funzione di Uscita Output Datapath multiciclo - 27

29 Esempi di macchine sequenziali Registri (RS, D, JK) Registri a scorrimento Contatori Come si definisce lo stato? Quanti stati diversi può assumere la macchina? Come si definisce la funzione stato successivo? Come si definisce la funzione di Uscita? Registro JK Stato: valore di Q Num. di stati: 2 F. di stato successivo: F. di uscita: valore di Q J=0 e K=0 Q =Q J=1 e K=0 Q =1 J=0 e K=1 Q =0 J=1 e K=1 Q =Q Datapath multiciclo - 28

30 Diagramma di stato Strumento per descrivere graficamente una macchina sequenziale. x/a y/b dallo stato precedente stato z/c verso lo stato successivo Registro JK 00/0 10/1 10/1 Datapath multiciclo - 29 Q=0 Q=1 01/0 00/1

31 Realizzazione di una macchina a stati finiti MSF ad N stati lo stato è rappresentabile con log 2 N bit log 2 N Registri di stato Logica Combinatoria input output Datapath multiciclo - 30

32 Vista ad alto livello della MSF Start Instruction fetch/decode and register fetch (Figure 5.37) Memory access instructions (Figure 5.38) R-type instructions (Figure 5.39) Branch instruction (Figure 5.40) Jump instruction (Figure 5.41) Datapath multiciclo - 31

33 MSF: i primi due stati (comuni) Start (Op = 'LW') or (Op = 'SW') Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 (Op = R-type) Instruction decode/ Register fetch 1 (Op = 'BEQ') ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'JMP') Memory reference FSM (Figure 5.38) R-type FSM (Figure 5.39) Branch FSM (Figure 5.40) Jump FSM (Figure 5.41) Datapath multiciclo - 32

34 MSF: istruzioni lw/sw 2 From state 1 (Op = 'LW') or (Op = 'SW') Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access MemRead IorD = 1 MemWrite IorD = 1 4 Write-back step RegWrite MemtoReg = 1 RegDst = 0 To state 0 (Figure 5.37) Datapath multiciclo - 33

35 MSF: istruzioni di tipo R From state 1 (Op = R-type) 6 Execution ALUSrcA = 1 ALUSrcB = 00 ALUOp = 10 7 R-type completion RegDst = 1 RegWrite MemtoReg = 0 Datapath multiciclo - 34 To state 0 (Figure 5.37)

36 MSF: istruzioni di salto From state 1 (Op = 'BEQ') From state 1 (Op = 'J') 8 ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Branch completion 9 PCWrite PCSource = 10 Jump completion To state 0 (Figure 5.37) To state 0 (Figure 5.37) Datapath multiciclo - 35

37 MSF: diagramma a stati finiti completo 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1 Datapath multiciclo - 36

38 Implementazione della MSF Combinational control logic Datapath control outputs Outputs Inputs Next state Inputs from instruction register opcode field State register Datapath multiciclo - 37

39 Implementazione della MSF Codifica degli stati 10 stati 4 bit per codificare lo stato Definizione tabella dello stato prossimo Sulla base dello stato corrente e dell ingresso (valore di op) Definizione delle uscite (abilitazioni) Funzione dello stato corrente (macchina di Moore) Datapath multiciclo - 38

40 Implementazione della MSF Datapath multiciclo - 39

41 Implementazione della MSF Definizione delle uscite Definizione stato prossimo Datapath multiciclo - 40

42 Implementazione della MSF Stati che hanno NS 3 =1 Datapath multiciclo - 41

43 Implementazione della MSF Stati che hanno NS 0 =1 Datapath multiciclo - 42

44 Implementazione della MSF NS 0 è la somma logica di questi 5 termini Datapath multiciclo - 43

45 Implementazione della MSF Rete combinatoria tramite PLA AND plane: Calcola i mintermini OR plane: Calcola le somme NS 3 Datapath multiciclo - 44

46 Eccezioni Trasferimento imprevisto del controllo sulla base del verificarsi di un evento. Il sistema risponde con un azione opportuna all eccezione. Necessario salvare l indirizzo dell istruzione in corrispondenza della quale si è generata l eccezione Al termine viene restituito il controllo al programma interrotto Necessario salvare e poi ripristinare lo stato del programma interrotto. Datapath multiciclo - 45 Programma utente System exception handler o Interrupt Service Routine (ISR) eccezione Return from exception Flusso di controllo normale: sequenza, branch, jump

47 Tipi di eccezioni Interruzioni Causate da eventi esterni Asincrone rispetto al programma in esecuzione Possono essere gestite tra due istruzioni consecutive Semplice sospensione e ripresa del programma utente Eccezioni Causate da eventi interni Condizioni di eccezione (overflow) Errori (parity) Faults (pagine non residenti in memoria) Sincrone rispetto al programma in esecuzione La condizione di eccezione deve essere risolta dall handler Se la condizione è risolubile, l istruzione può essere rieseguita ed il programma continuato. In caso contrario, il programma deve essere terminato prematuramente. Datapath multiciclo - 46

48 Gestione delle eccezioni Due esigenze vanno considerate per una corretta gestione delle eccezioni: Salvare lo stato del programma interrotto PC, altre informazioni Individuare la routine da eseguire in funzione della causa che ha generato l eccezione. Salvataggio dello stato Push sullo stack (Vax, Motorola 68K, 80x86) Salvataggio in registri speciali (MIPS) Registri ombra (Motorola 88K) Datapath multiciclo - 47

49 Gestione delle eccezioni: indirizzamento dell ISR Diverse soluzioni: Interrupt vettorizzato (68K, 80x86, ) Viene fornito un valore (vector) che è un indice in una tabella (vector table) che contiene gli indirizzi delle varie ISR: PC=Mem[IVT_base+vector 00]. Causa vector Tabella delle ISR (Sparc, 88K, ) Viene fornito uno spiazzamento all interno di un area di memoria che contiene tutte le ISR: PC=IT_base+offset Causa offset Indirizzo fisso (MIPS) Si salta ad un unico indirizzo: unica ISR che si occupa di identificare la causa e avviare la routine opportuna (effettivamente nel MIPS si considerano due entry). PC=Exc_address Datapath multiciclo - 48

50 Gestione delle eccezioni: come cambia il controllo? Consideriamo per semplicità due sole cause possibili di eccezione: Istruzione non riconosciuta (generata dal controllo a valle della decodifica dell istruzione) Overflow (generata dall ALU nella fase execute di un istruzione R-type) Nuovi compiti da eseguire: Salvare in un registro opportuno (Cause) la causa dell eccezione Salvare l indirizzo dell istruzione che ha causato l eccezione (PC-4) in un registro opportuno (EPC) Saltare all entry point dell ISR Datapath multiciclo - 49

51 Eccezioni: Modifica del datapath e del controllo PC 0 M u x 1 Address Write data Memory MemData Instruction [25 21] Instruction [20 16] Instruction [15 0] Instruction register Instruction [15 0] Memory data register PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite Instruction [15 11] Outputs Control Op [5 0] Instruction [25 0] 26 Shift 28 left 2 Instruction [31-26] PC [31-28] 0 M u x 1 0 M u x 1 16 CauseWrite IntCause EPCWrite PCSource ALUOp ALUSrcB ALUSrcA RegWrite RegDst Read register 1 Read register 2 Registers Write register Write data Sign extend Read data 1 Read data 2 32 Shift left 2 A B 4 0 M u x M u 2 x 3 ALU control Zero ALU ALU result Jump address [31-0] 0 1 M u x 2 CO ALUOut M u x 1 EPC Cause Instruction [5 0] Datapath multiciclo - 50

52 Eccezioni: Modifica della MSF Memory address computation 2 ALUSrcA = 1 ALUSrcB = 00 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA = 1 ALUSrcB = 00 ALUOp = 10 (Op = R-type) Branch completion 8 ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ Register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 (Op = other) 3 (Op = 'LW') MemRead IorD = 1 Memory access 5 (Op = 'SW') MemWrite IorD = 1 Memory access 7 R-type completion IntCause = 1 11 CauseWrite 10 RegDst = 1 RegWrite MemtoReg = 0 Overflow ALUSrcA = 0 ALUSrcB = 01 ALUOp = 01 EPCWrite PCWrite PCSource = 11 IntCause = 0 CauseWrite ALUSrcA = 0 ALUSrcB = 01 ALUOp = 01 EPCWrite PCWrite PCSource = 11 4 Write-back step Overflow RegWrite MemtoReg = 1 RegDst = 0 Datapath multiciclo - 51

53 Interruzioni Sono essere gestite tra due istruzioni consecutive Semplice sospensione e ripresa del programma utente Al termine dell esecuzione dell istruzione corrente si verifica se è attivo un segnale di interruzione In tal caso si esegue il cambio di contesto descritto per le eccezioni, con la differenza che nel registro Cause viene codificato l insorgere di un interruzione. Datapath multiciclo - 52

54 Interruzioni: Modifica della MSF Stato 0 Instruction fetch Assumiamo che l interruzione sia codificata con il valore 2 nel registro Cause. Gli stati finali sono quelli corrispondenti al completamento normale dell esecuzione dell istruzione (senza che si siano generate eccezioni). Con riferimento alla MSF precedente, sono: 4, 5, 7(no Overflow), 8, 9 INT dagli stati finali INT IntCause=2 CauseWrite EPCWrite PCWrite PCSource=11 Datapath multiciclo - 53

55 Interruzioni: Modifica del datapath e del controllo PC EPCsource ALUOut 0 1 EPC Datapath multiciclo - 54