CALCOLATORI ELETTRONICI 27 marzo 2018

Transcript

1 CALCOLATORI ELETTRONICI 27 marzo 2018 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a 4 ingressi e una uscita) che pone in uscita 1 se il numero di uni in ingresso e maggiore o uguale a 3, pone in uscita 0 altrimenti. Si esprima inoltre la funzione (per mezzo di un opportuna formula logica) solo con porte NAND e solo con porte NOR. [6]

2 2. Tradurre in linguaggio assembly MIPS il seguente frammento di codice C (si supponga che le variabili temp, i, j siano mantenute rispettivamente nei registri s0, s1 e s2): [4] temp=0; for(i=0; i<=j; i++) temp=temp+3i;

3 3. Si considerino, mostrati nelle figure alla pagina seguente, il datapath ed il diagramma a stati finiti che specifica l unità di controllo secondo la tecnica a multiciclo relativamente alle istruzioni MIPS lw, sw, beq, j ed alle istruzioni Tipo-R. Si vuole implementare la nuova istruzione addm (r0), (r1), (r2) che somma le parole di memoria indirizzate rispettivamente da r1 e r2 e pone il risultato nella parola di memoria indirizzata da r0: M[r0] M[r1]+M[r2]. Ricordando i tre formati di codifica delle istruzioni (riportati di seguito) si chiede di: - riportare il formato della nuova istruzione macchina (specificando anche i campi destinati a r0, r1 e r2); - riportare, nella corrispondente figura, le modifiche necessarie al datapath; - estendere il diagramma degli stati per implementare la nuova istruzione. [6] Promemoria formati delle istruzioni:

4 (Op = 'LW') (Op = 'J') 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 Jump completion PCWrite PCSource = 10 3 Memory access 5 (Op = 'SW') Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1

5

6 4. Si consideri un implementazione del processore MIPS per la quale si utilizza un hardware che richiede i seguenti tempi di esecuzione: - prelievo istruzione e accesso alla memoria dati: 3 ns - ogni altra operazione critica (ALU, decodifica, lettura e scrittura register file): 2 ns Si assuma un carico di lavoro che prevede la seguente distribuzione delle istruzioni MIPS: lw: 30 % sw: 15 % formato-r: 35 % beq: 15 % j: 5 % Si supponga inoltre che: - il 30% delle istruzioni Tipo-R siano seguite da istruzioni che ne utilizzano il risultato; - il 10% delle istruzioni lw siano seguite da istruzioni Tipo-R che ne utilizzano il risultato; - il 5% delle istruzioni lw siano seguite da istruzioni sw o lw che ne utilizzano il risultato solo per il calcolo dell indirizzo; - il 10% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato solo per immagazzinarlo in memoria. - il 15% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato sia per il calcolo dell indirizzo sia per immagazzinarlo in memoria. - il 3% delle istruzioni lw sono seguite da istruzioni beq che ne utilizzano il risultato (si assuma che il confronto tra gli operandi sia effettuato al terzo stadio della pipeline). Il processore utilizza una cache primaria distinta per i dati e le istruzioni. La cache, che in caso di successo consente di accedere all istruzione o al dato in un ciclo di clock, presenta le seguenti caratteristiche: - percentuale di successo (hit rate): 90% per le istruzioni, 90% per i dati in lettura, 80% per i dati in scrittura - penalità di fallimento: 5 cicli di clock in lettura, 10 cicli di clock in scrittura Si chiede di confrontare le prestazioni di un implementazione multiciclo e dell usuale implementazione basata su pipeline a 5 stadi (per la quale si possono trascurare le criticità sui salti). L implementazione con pipeline fa uso di un unità di propagazione verso lo stadio E ed una verso lo stadio M. Si mostrino i passaggi principali relativamente alle risposte fornite. [5]

7

8 5. Si consideri il seguente frammento di codice MIPS: lw sw $t1, 20($s0) $t1, 40($s0) add $t2, $t1, $t1 lw sw $s0, 40($t2) $t2, 20($s0) Si consideri l implementazione con pipeline a 5 stadi (F: Fetch, D: Decode, E: Execute, M: Mem, W: Write-Back). Si chiede di: a) individuare in modo preciso tutte le dipendenze tra i dati b) tracciare il diagramma temporale delle istruzioni (indicando esplicitamente le eventuali propagazioni e, per ognuna di esse, quale dato è propagato) in ognuna delle seguenti ipotesi: - non è disponibile alcuna unità di propagazione - è disponibile un unità di propagazione verso lo stadio E - è disponibile un unità di propagazione verso lo stadio E ed una verso lo stadio M. Nei diagrammi, si chiede di indicare il numero di cicli di penalità. [6]

9 6. A partire dalla figura seguente, si disegnino schematicamente (ma in modo preciso) l unità di controllo della pipeline ed i relativi collegamenti. Si consideri la presenza di una unità di propagazione verso E: da dove vengono prelevati i dati propagati verso E? [3] F: fetch D: decodifica E: esecuzione W: scrittura risultati

10 7. Si cerchi di rappresentare mediante un Argumentation Framework la seguente situazione: Mr X ha visto il sospetto S con un coltello in mano uscire dallo stabile in cui è stato commesso il delitto, quindi si può presumere che S sia l assassino. Tuttavia S lavora come cuoco nel ristorante dello stabile ed ha l incarico di portare i coltelli ad affilare, quando necessario, dopo il lavoro. Quel giorno però il ristorante era chiuso per ferie da circa una settimana. Giustificando le risposte, si dica anche quali argomenti sono giustificati: - secondo la grounded semantics - secondo la stable semantics. [6]