Introduzione alle architetture per il controllo dei manipolatori

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Gino Cavalli
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1 Introduzione alle architetture per il controllo dei manipolatori Nicola SMALDONE Controllo digitale Perché un sistema di elaborazione dati? Le uscite dell impianto vengono campionate mediante un convertitore analogico-digitale e usate come numeri dal sistema di elaborazione; gli ingressi di comando provengono dal sistema di elaborazione come numeri convertiti in segnali da un convertitore digitale-analogico È fondamentale il rispetto del tempo di campionamento T S Sistema di elaborazione Convertitori

Le uscite dell impianto vengono campionate mediante un convertitore analogico-digitale e usate come numeri dal sistema di

2 Sistema di elaborazione Microprocessore RAM Bus Periferiche di I/O Interrupt Schema di principio CPU RAM Dati, indirizzi e segnali ausiliari Bus IRQn I/O 1 I/O 2 I/O n IRQ1 IRQ2

3 Interrupt Meccanismo di Interrupt: la periferica invia un segnale alla CPU (IRQ); la CPU lo rileva appena possibile (tempo di latenza, T L ) parte la ISR che, innanzitutto, salva il contesto; quando la ISR ha finito di occuparsi della periferica (il minimo indispensabile) ripristina il contesto ed il Task interrotto. IRQ CPU Task ISR Task t T L Salva il contesto Ripristina il contesto Questioni sull Interrupt Stack per il salvataggio del contesto (registri) Disabilitazione temporanea degli Interrupt Posizione della ISR: vector table Code di più Interrupt (priorità) ISR in codice C o Assembly Memoria dati condivisa e problemi dovuti agli Interrupt

IRQ CPU Task ISR Task t T L Salva il contesto Ripristina il contesto Questioni sull Interrupt Stack per il salvataggio del contesto (registri) Disabilitazione

4 Esempio sull Interrupt 1/3 Requisiti dei task di sistema: 1. Necessità di disabilitare gli Interrupt per 125 µsec allo scopo di usare delle variabili contenenti delle temperature condivise con la ISR che le legge dalla periferica 2. Necessità di disabilitare gli Interrupt per 250 µsec allo scopo di ottenere informazioni temporali da variabili condivise con la ISR che risponde al timer 3. Necessità di rispondere entro 625 µsec ad un segnale proveniente da un altro processore presente nel sistema, con ISR di 300 µsec Si può fare? Esempio sull Interrupt 2/3 Caso peggiore: Disabilitazione degli Interrupt CPU Task Task Interprocessor ISR t IRQ 125 µsec 250 µsec 300 µsec OK! Deadline: 625 µsec

Necessità di disabilitare gli Interrupt per 250 µsec allo scopo di ottenere informazioni temporali da variabili condivise con la ISR che risponde al timer 3.

5 Esempio sull Interrupt 3/3 Aggiunta di una funzionalità di networking, 100 µsec: Disabilitazione degli Interrupt CPU Task Net ISR Interprocessor ISR t Net IRQ IRQ 250 µsec 100 µsec 300 µsec Deadline: 625 µsec NO! Architetture SW Round robin Round-robin: unico task che cicla sulle periferiche che vengono servite in sequenza (se richiesto), polling

µsec 100 µsec 300 µsec Deadline: 625 µsec NO!

6 Architetture SW Es. multimetro Round-robin: multimetro Architetture SW RR + IRQ Round-robin con Interrupt: ISR che prenotano la gestione di una periferica, il task le esegue in sequenza

7 Architetture SW FQS Function-Queue-Scheduling: le ISR mettono in coda le richieste, il task esplora la coda e serve la prima periferica della coda Esistono varianti in cui ci sono più code in base alle priorità Architetture SW RTOS Real Time Operating System: ISR e task possono essere eseguite in parallelo e secondo priorità stabilite. Uno schedulatore interviene in corrispondenza di certi eventi del sistema per togliere ad un task il controllo della CPU e per darlo ad un altro (ad es. un altro task o una ISR)

System: ISR e task possono essere eseguite in parallelo e secondo priorità stabilite.

8 Architetture SW Priorità Priorità RTOS Stati Per condividere la stessa CPU i task devono alternarsi nell utilizzo delle risorse del sistema. All inizio il task è Ready, in attesa del suo turno; quando la CPU è libera passa in Running e comincia a svolgere il suo lavoro. Preempt Se riesce a terminare o viene interrotto dallo schedulatore (fine del time slice, task più importante, ISR) torna in Ready; se ha bisogno di accedere ad un I/O non disponibile passa in Blocked. Quando l IO si libera il task passa da Blocked a Ready ( Wakeup ).

All inizio il task è Ready, in attesa del suo turno; quando la CPU è libera passa in Running e comincia a svolgere il suo lavoro.

9 RTOS Architettura Il Microkernel contiene solo lo schedulatore e poco altro. Tutti i task sono client o server : i primi chiedono servizi, i secondi li eseguono. Il Microkernel fa da intermediario dando una logica al sistema: gestisce il meccanismo degli IRQ, delle priorità, della protezione della memoria, RTOS Vantaggi e Svantaggi Perché usare un RTOS per un sistema di controllo? Vantaggi: funzionalità complesse, ma senza requisiti di real-time, possono essere integrate (sistemi embedded ) su uno stesso sistema con i task di chiusura degli anelli (ad es. visualizzazione dati, rete, interazione con utente, ); semplicità nelle aggiunte o modifiche; riutilizzabilità del codice. Svantaggi: occorre maggior potenza di calcolo ( context switch, meccanismo di segnalazione, ); meccanismo più complesso.

sistema di controllo? Vantaggi: funzionalità complesse, ma senza requisiti di real-time, possono essere integrate (sistemi embedded ) su uno stesso sistema con i task di chiusura degli anelli (ad es.

10 Ancora su RTOS Un RTOS ben fatto è modulare (scalabile), veloce, con tutti i meccanismi utili per il multitasking (semafori, code, segnali, politiche di scheduling), dotato di buoni strumenti di sviluppo RTOS: VxWorks, QNX Neutrino, Linux real-time (RTAI + Linux kernel) Architetture SW Riassunto

politiche di scheduling), dotato di buoni strumenti di sviluppo RTOS:

11 OpenDSP Architettura Host-Target: l Host agisce come supervisore e come interfaccia utente, il Target interagisce con l impianto occupandosi degli anelli di controllo nonché dei segnali di abilitazione e di emergenza. Le tempistiche dell Host sono dell ordine di 0.1 sec, mentre quelle del Target vanno dai msec ai µsec Host PC RS232 EPP D&A link OpenDSP rack IMI robot Drivers Architettura HW di OpenRTC OpenDSP bus PLDs DSP MB GPIOB DAC/ADC D&A Field bus Analog and digital comps Field Modules (stackthrough) Real World

Le tempistiche dell Host sono dell ordine di 0.

12 Architettura SW di OpenRTC L utente interagisce con la macchina per le abilitazioni o per la modifica del codice e per i test Collegamento parallelo: l Host chiede o manda dati al Target che, quando ha tempo, risponde La logica della PLD filtra i segnali scambiati tra DSP e impianto, l elettronica interfaccia i livelli elettrici sec msec µsec Synchronous Processes Asynchronous Processes End End User User Interface Matlab Maintenance Interface Interface MatDSP DSP DSP mirror OpenDSP Virtual Layer EPP Link Real-time Code OpenDSP Computing Boards OpenDSP Bus Field Interfaces OpenDSP I/O I/O Boards and and Field Field Modules Codice del Main.c Main loop

elettrici sec msec µsec Synchronous Processes Asynchronous Processes End End User User Interface Matlab Maintenance Interface Interface MatDSP DSP DSP mirror

13 Codice della ISR Simple open loop torque Acquisition at the end of algorithm Logica temporale Background IRQ IRQ Control Ts Control t SOC EOC Monitor SOC EOC DAC/ADC conversions Acquisition DAC/ADC conversions

IRQ IRQ Control Ts Control t SOC EOC Monitor SOC EOC

14 xpc Target RT-Lab

15 Linux real-time - RTAI Linux RTAI

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