Interrupts and Exceptions

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Biaggio Tedesco
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1 s and Exceptions Da Understanding Linux Kernel Daniel P. Bovet, Marco Cesati Gli interrupts sono generati da timer e da periferiche sono asincroni Le exception sono sincrone Errori di programma Condizioni anomale Page fault System call (istruzioni int o sysenter). 1 Meccanismo degli interrupt Il meccanismo dei segnali di interrupt permette di spostare il flusso di controllo del processore ad un apposito pezzo di codice che svolge una nuova attività. Realizzato salvando il valore attuale del program counter (PC) (cioè il contenuto dei registri eip e cs) nello stack del kernel mode caricando nel PC un indirizzo che permette di eseguire il codice corrispondente all interrupt. 2

2 Vincoli Un interrupt è asincrono Gestione veloce Gestione in due fasi Urgente o critica Posponibile Gestione di interrupt annidati Gestione di regioni critiche con interrupt disabilitati. 3 masking Un interrupt è ignorato dalla CPU finché è masked Alcuni interrupt che segnalano difetti hardware non sono mascherabili.. 4

3 Exceptions Divise in 3 gruppi in base al valore del registro eip che è salvato nello stack quando la CPU genera un eccezione Faults La condizione di fault può essere corretta e il processo ripartire dalla stessa istruzione Traps Utilizzate essenzialmente per il debug Abort La condizione di errore è tale che non si sa quale valore memorizzare in eip. 5 Exceptions Errors: divisions by zero illegal memory parity error... Protection violations memory violation ptraps.c P3.

4 P3 int i, j; (){ scanf("%d", &i); j=2; j = j /i; } Laface; 1/02/2005

5 Programmed exceptions Avvengono a causa dell esecuzione di una istruzione int o int3 into (check for overflow) bound (check on address bound) Gestite come le trap e chiamate software interrupt, servono per realizzare le system call segnalare eventi al debugger. 7 Enable/Disable Ogni interrupt o exception è identificata da un numero compreso tra 0 e 255 che Intel chiama vector Le istruzioni assembler disable interrupt cli enable interrupt sti operano sul bit IF del registro eflags che opera in AND con il masking. 8

6 Segnali inviati dagli exception handlers # Exception Exception handler Signal 0 Divide error divide_error( ) SIGFPE 1 Debug debug( ) SIGTRAP 2 NMI nmi( ) 3 Breakpoint int3( ) SIGTRAP 4 Overflow overflow( ) SIGSEGV 5 Bounds check bounds( ) SIGSEGV Invalid opcode invalid_op( ) SIGILL 7 Device not available device_not_available( ) 8 Double fault doublefault_fn( ) 9 Coprocessor segment overrun coprocessor_segment _overrun( ) SIGFPE Invalid TSS invalid_tss( ) SIGSEGV 11 Segment not present segment_not_present( ) SIGBUS 12 Stack segment fault stack_segment( ) SIGBUS 13 General protection general_protection( ) SIGSEGV 14 Page Fault page_fault( ) SIGSEGV 15 Intel-reserved 1 Floating-point error coprocessor_error( ) SIGFPE 17 Alignment check alignment_check( ) SIGBUS 18 Machine check machine_check( ) 19 SIMD floating point simd_coprocessor _error( ) SIGFPE. 9 Instruction Cycle Fetch operand(s) Start Fetch next Decode Execute Halt.

7 Instruction Cycle with s Fetch operand(s) Start Fetch next Decode Execute Halt disabled Check enabled Se un interrupt è pendente, sospende l esecuzione del programmma, ed esegue l interrupt handler. 11 Vector Memory Address Content Handler 8 14 int_h_() iret vector 14 1 PSW of int_h_() Program Status Word 32-4 bit flags Stack return. 12.

8 Vector Memory Address Content vector Handler Stack 14 PSW of int_h_() 1 int_h_() 8 14 iret return L interrupt è controllato alla fine dell esecuzione dell istruzione attuale (all indirizzo 2004) PC SP PSWR PSW. 13 Vector Memory Address Content vector 14 PSW of int_h_() 1 La CPU reagisce all interrupt int_h_() Handler 8 14 iret Stack return PSW PC SP PSWR int_h_ PSW. 14

9 Vector Memory Address Content vector 14 PSW of int_h_() 1 Prima di eseguire iret int_h_() Handler 8 14 iret Stack return PSW PC SP PSWR 18 int_h_ PSW. 15 Vector Memory Address Content vector 14 PSW of int_h_() 1 Dopo l esecuzione di iret int_h_() Handler 8 14 iret Stack return PSW PC SP PSWR PSW. 1

10 Instruction cycle with exceptions traps Fetch operand(s) Start Fetch next Decode Execute Halt disabled Check enabled. 17 Gestione dell interrupt Disabilita gli interrupt mentre si elabora un interrupt La CPU ignora le nuove richieste finché abilita la ricezione di eventuali interrupt pendenti di priorità più elevata possono interrompere la routine di gestione di un interrupt di priorità più bassa.. 18

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