Il Sottosistema di Memoria

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1 Il Sottosistema di Memoria Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità d accesso Memoria ad accesso diretto (RAM) Memoria ad accesso sequenziale (unità a nastro) Memoria ad accesso semi diretto (dischi magnetici) 1

2 Parametri di valutazione Dimensioni: Indica il numero N di word da W bit presenti nella memoria. Tempo di accesso: Indica il tempo che intercorre tra l istante in cui è richiesta l informazione e l istante in cui è disponibile, espresso in ns Tempo di ciclo: il minimo intervallo tra due successivi accessi per lettura/scrittura in memoria. Potenza dissipata Costo Memoria RAM RAM: Random Access Memory Tempi di accesso indipendenti dalla posizione Statica o Dinamica Valutata in termini di ( GBytes Dimensione (di solito espressa in ( ns Velocità (intesa come tempo di accesso solitamente in ( bit Dissipazione di potenza (in Watt assoluti o per ( aleatorio Costo (molto Integrazione (o densità) solitamente espressa in nm relativamente alla dimensione minima definibile del processo tecnologico utilizzato 2

3 Decodificatore riga Amplificatore 08/01/2015 RAM Statica Per memorizzare un bit sono necessari 4 o 6 trasistor Bassa densità e quindi bassa capacità per chip Alta potenza dissipata Bassi tempi di accesso alta velocità Usata per i registri interni al processore e per la Cache A 0 D 0 A 19 MEM D 7 WE CE OE Schema a blocchi di una SRAM 64Kx8 Buffer Ingresso A 0 I/O 0 Memory core A 7 I/O 7 Decodificatore colonna Circuiti di controllo WE OE CE A 8 A 15 3

4 Ciclo di Lettura in una SRAM t RC Indirizzi indirizzo valido Dati dati non validi dati validi t ACC CE OE WE t OE RAM Dinamica Per memorizzare un bit è necessario 1 solo trasistor MOS Si sfrutta la carica immagazzinata nella capacità parassita del gate Alta densità e quindi alta capacità per chip Bassa potenza dissipata Necessita dei cicli di rinfresco per evitare la erdita di carica sulla capacità parassita Necessita di controllo di errore Bisogna indirizzare prima le righe e poi le colonne della ( byte matrice di bit (o Alti tempi di ciclo di lettura velocità più bassa delle statiche Per l interfacciamento con la CPU e la gestione del refresh necessitano, praticamente sempre, di un dispositivo chiamato DRAM Controller C Bit Line Word Line Sens e Amp 4

5 Classificazione delle DRAM Interfaccia asincrona (DRAM standard ): il processore deve attendere, in uno stato idle, il completamento dell operazione in memoria. Interfaccia sincrona (SDRAM): le operazioni sono in sincronia con clock del bus; con l'uso di opportuni latch si aumenta il parallelismo con la CPU (bus oltre i 66MHz). DRAM: Organizzazione logica di memoria 5

6 Ciclo di Lettura in una DRAM t RC RAS A CAS Row Address Col Address Junk Row Address Col Address Junk WE OE Data High Z Junk Data Out High Z t RAC t CAC Output Enable Delay Data Out Early Read Cycle: OE asserted before CAS Late Read Cycle: OE asserted after CAS Ciclo di scrittura in una DRAM 6

7 Relazione velocità CPU/velocità Memoria Siano f: frequenza del clock N: numero di cicli di clock richiesti dalla CPU per l accesso in memoria T = N / f essendo T il tempo richiesto dalla CPU per completare l operazione Per una RAM statica dev essere t acc < T Per una RAM dinamica dev essere t RC < T Se la memoria è lenta si devono introdurre dei cicli di Wait e la relazione diventa: T = (N+N w )/ f > t acc, t RC Memory interleaving Per velocizzare l accesso alle memorie DRAM la memoria può essere organizzata in modo che word relative a indirizzi consecutivi vengano poste in chip di memoria diversi In questo modo basta un unico RAS per più word consecutive ind Modulo RAS Address Bus Modulo 0 Modulo 1 Data Bus Modulo 2 Modulo 3 7

8 Miglioramento delle prestazioni della DRAM asincrona FPM-DRAM (Fast Page Mode) Viene inviato una sola volta l'indirizzo di riga per più accessi consecutivi in memoria Valori tipici per FPM: o con celle da 70 ns o 60 ns (bus a 66 MHz). Miglioramento delle prestazioni della DRAM asincrona ( out EDO-RAM (Extended Data Vengono aggiunti dei latch dati che mantengono il dato appena letto, consentendo di anticipare la disattivazione di CAS e l invio dell indirizzo della colonna successiva. Si può così ridurre il periodo t PC del segnale CAS\ dopo il primo accesso: il segnale CAS rimane disattivato per il minimo intervallo di tempo. Bus a 66 MHz, temporizzazione con memorie da ns ( out BEDO-RAM (Burst Extended Data Una logica interna permette di generare autonomamente i tre indirizzi consecutivi al primo Bus a 66 MHz, temporizzazione con memorie da ns 8

9 DRAM sincrone Sono caratterizzate da un'interfaccia sincrona Una volta inviati gli indirizzi la memoria esegue una serie di operazioni sincronizzate con il clock esterno e dopo un numero prefissato di cicli i dati vengono letti ( Synchronous ) S-DRAM I trasferimenti avvengono su un fronte del clock La SDRAM consente il trasferimento a burst Bus a 100 MHz, temporizzazione DRAM Read 9

10 SDRAM Read DDR-DRAM (Double Data Rate ) Sfrutta entrambi i fronti per trasferire i dati Permettono quindi un data rate doppio rispetto alle SDRAM tradizionali Di solito viene utilizzata un architettura dove l ampiezza del bus interno è doppia rispetto al bus esterno 10

11 Organizzazione della Memoria Parametri da considerare Tipo di integrati, loro parallelismo e dimensione Parallelismo del BUS dati e dimensione complessiva desiderata Collegamento dei Chip di Memoria in Parallelo Dispongo di chip di memoria con parallelismo di 4 bit e voglio ottenere da questi un chip con parallelismo 8 bit -A7 256 x 4bit D0-D3 -A7 256 x 4bit E E 256 x 4bit E E D0-D7 11

12 Decodifica degli Indirizzi Indirizzamento Gerarchico Indirizzi a 16 bit (memoria indirizzabile 64K) 1 banco di memoria da 16K 4 banchi di memoria da 16K P A1 A14 A15 A K 0K-16K 16K-32K 32K-4 A13 16K-24K 24K-32K 32K-40K A13 40K-4 Decodifica degli Indirizzi Indirizzamento Gerarchico Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 2 banchi di memoria da 4K P A1 A14 A15 A13 A14 A15-16K 4 0K- -16K 16K-24K 24K-32K 32K-40K 40K K 56K-64K 4-56K 56K-64K 0K-4K 4K- A11 4K A11 4K 12

13 Decodifica degli Indirizzi Indirizzamento Lineare Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 4 2 banchi di memoria da 4K A11 0K-4K 4K A11 4K- 4K -16K 4-56K 56K-64K P A1 A14 A15 A13 A14 A15 0K-4K 4K- -12K 12K-16K 16K-20K 20K-24K 24K K 32K-36K 36K-40K 40K-44K 44K K 52K-56K 56K-60K 60K-64K 13