Lezione 22 La Memoria Interna (1)

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1 Lezione 22 La Memoria Interna (1) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Organizzazione della lezione Dove siamo e dove stiamo andando La gerarchia di memoria le prestazioni Memoria principale Tipi di memoria Organizzazione e logica del Chip Assemblaggio ed organizzazione dei moduli 2 1

2 Un quadro della situazione Input/Output Sistema di Interconnessione Registri Central Processing Unit Memoria Principale Unità Aritmetico Logica Interconnessione interna alla CPU Cosa abbiamo fatto progettazione della ALU Dove stiamo andando.. memoria interna Perché: per poter capire la gerarchia di memoria e le varie componenti della gerarchia Unità di Controllo 3 Organizzazione della lezione Dove siamo e dove stiamo andando La gerarchia di memoria le prestazioni Memoria principale Tipi di memoria Organizzazione e logica del Chip Assemblaggio ed organizzazione dei moduli 4 2

3 La gerarchia di memoria Memoria interna registri cache memoria principale Memoria esterna dischi, CD-ROM. etc. Memoria off-line nastri magnetici, etc. 5 Il rapporto costo-prestazioni Costo/bit Prestazioni capacità velocità di accesso capacità, tempo di accesso costo/bit 6 3

4 Caratteristiche della memoria (1) Locazione processore (es. registri) interna (memoria principale) esterna (memoria secondaria: dischi etc.) Capacità numero di byte che può contenere Unità di trasferimento trasferimento a parola (byte) oppure a blocchi (su dischi) 7 Caratteristiche della memoria (2) Metodi di accesso Accesso sequenziale scansione lineare dei record (nastri) tempo di accesso lineare Accesso diretto specifica della locazione fisica (dischi) tempo dipendente da accesso precedente (posizione testina lettura) Accesso casuale accesso tramite modulo di indirizzamento tempo fisso, indipendente da posizione e precedenti accessi Associativo dato una parte della parola si preleva la parola che corrisponde accesso per contenuto e non per indirizzo 8 4

5 Caratteristiche della memoria (3) Prestazioni Tempo di accesso Tempo di ciclo di memoria attesa tra una lettura e la successiva Velocità di trasferimento per memorie ad accesso non casuale vale: T N = tempo medio per leggere/scrivere N bit T A = tempo medio di accesso N = numero di bit TN = TA + R = velocità di trasferimento in bit al secondo (bps) Caratteristiche fisiche della memorizzazione volatile/non volatile memorizzazione magnetica, ottica, magneto-ottica N R 9 Uso della gerarchia di memoria Scendendo in basso: diminuisce il costo/bit aumenta la capacità aumenta il tempo di accesso diminuisce la frequenza di accesso del processore Principio di località spaziale es. istruzioni di un loop in un programma capacità, tempo di accesso costo/bit 10 5

6 Un esempio a due livelli di memoria Due livelli di memoria livello 1 (cache): 1000 parole, tempo di accesso T 1 = 0,1 µs livello 2: parole, tempo di accesso T 2 = 1 µs Accesso a livello il processore accede direttamente solamente il livello 1 se lo trova, lo accede a costo T 1 se non lo trova lo accede a livello 2 (a costo T 1 + T 2 ) Hit ratio: percentuali di successo nel trovare dati nella memoria cache Supponiamo che l hit ratio sia 95% 95 accessi su 100 avvengono in livello 1 11 Tempo medio di accesso Tempo medio per accedere: (0,95) (0,1 µs) + (0,05)(0,1 µs +1 µs) = = (0, ,055) µs = = 0,15 µs Come se si avesse una memoria veloce ma capace quando la memoria a livello

7 Organizzazione della lezione Dove siamo e dove stiamo andando La gerarchia di memoria le prestazioni Memoria principale Tipi di memoria Organizzazione e logica del Chip Assemblaggio ed organizzazione dei moduli 13 Memoria principale a semiconduttore Tipo Categoria Cancellazione Scrittura Volatile Memoria ad accesso casuale (RAM) letturascrittura elettricamente, a livello di byte elettricamente si Memoria a sola lettura (ROM) ROM programmabile (PROM) EPROM (PROM cancellabile Memoria flash PROM cancellabile elettr. lettura lettura principalmente a lettura principalmente a lettura principalmente a lettura non possibile non possibile luce UV a livello di chip elettricamente, a livello di byte maschere elettricamente (PLA) elettricamente elettricamente elettricamente no no no no no 14 7

8 Memoria ad accesso casuale RAM dinamica conservano dati attraverso cariche di condensatori soggetti a scaricarsi necessitano di aggiornamenti periodici semplice, compatta e quindi più economica RAM statiche usano flip-flop (non soggetti a scaricarsi) ROM: memoria a sola lettura PROM, EPROM, EEPROM 15 Organizzazione L elemento base è la cella di memoria bistabile, scrivibile e leggibile Organizzata in chip (matrice di celle) Selezione Cella di memoria Controllo Scrittura Ingresso dati Selezione Cella di memoria Controllo Lettura Stato 16 8

9 Logica del Chip Compromesso nella progettazione: supponendo di avere spazio per WB bit da memorizzare è meglio memorizzare W parole di B bit ciascuna oppure WB parole di 1 bit ciascuna? Organizzazione di una tipica memoria DRAM a 16 Mbit con lettura/scrittura di 4 bit alla volta 16 Mbit = bit = bit=2 24 bit= bit Organizzazione dei 2 24 bit in una matrice 2048x x 2 11 di 4 bit ciascuno (= = 2 24 ) 17 DRAM a 16 Mbit entrano prima gli 11 bit per indicare la riga e poi gli 11 per indicare la colonna decoder per selezionare la riga decoder per selezionare la riga 18 9

10 Assemblaggio di una DRAM a 16 Mbit corrente fornita al chip massa write enable output enable indirizzo riga indirizzo colonna 19 Organizzazione dei moduli Se si usano memorie che contengono un numero di bit B inferiori alla lunghezza W della parola usata, avremo bisogno di un numero di chip di memorie pari a W/B Ad esempio, se usiamo chip che contengono 1 bit abbiamo bisogno di W chip per memorizzare una parola Un esempio: 256 K (= ) parole a 8 bit servono 18 bit per indirizzare le parole 8 bit di output per i dati usiamo chip a 1 bit di dimensione ( ) 20 10

11 Un esempio di organizzazione I 18 bit di indirizzo sono separati 9 bit per indirizzare la riga della matrice di ogni chip 512x512 9 bit per indirizzare la colonna della matrice di ogni chip 512x512 Memory Address register (MAR) Memory Buffer Register (MBR) 21 11