Clocking. Architetture dei Calcolatori (Lettere. di Memoria. Elemento. scritti. Tecnologie per la Memoria e Gerarchie di Memoria

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1 Clocking Architetture dei Calcolatori (Lettere A-I) Tecnologie per la Memoria e Gerarchie di Memoria Ing.. Francesco Lo Presti Il segnale di Clock definisce quando i segnali possono essere letti e quando possono essere scritti Fronte di discesa (negativo) Falling edge Periodo di clock Fronte di salita (positivo) Rising edge Freq. clock = /(Periodo di Clock) e.g., Periodo di nsec MHz Periodo di nsec GHz Opzioni per gli elementi di memoria Latch sensibili al livello Flip-Flop master-slave/edge-triggered Memoria Elementi di Memoria Elementi di Memoria Latch Set-reset R S Latch D sensibile al livello clock D Q!Q Q!Q clock!q(t+)!q(t) Il latch e e transparente quando il clock e e alto (l ingresso( e copiato in uscita) D Q R S Q(t+) Q(t) - - Memoria 2 Problemi con i latch: corse critiche Elemento di Memoria Logica Combinatoria Elementi di memoria usati compe input ed output nello stesso ciclo Ciclo deve durare abbastanza da permettere all uscita della rete combinatoria di stabilizzarsi Ma non troppo a lungo da permettere al nuovo valore di ripropagarsi attraverso la rete combinatoria Difficile garantire entrambe le condizioni Dipende dai tempi di propagazione dei diversi percorsi Memoria 3

2 Elementi di Memoria Periodo del Ciclo di Clock Soluzione: : Flip-Flops Flops che cambiano lo stato (Q) solo sui fronti del segnale di clock (master-slave) slave) Q D Q Q clock clock!q clock!q!q D clock Q Master (primo ) D copia in Q l ingresso quando il clock e e alto (lo slave (secondo( ) e e bloccato e non cambia stato ) Slave copia il valore del master quando il clock va a (il master e e bloccato nel suo stato di memoria ed eventuali cambi all ingresso non vengono letti) Vincolo sul ciclo di clock Il ciclo di clock deve durare abbastanza da rispettare il ritardo piu lungo possibile della rete combinatoria Memoria 4 Il periodo T deve essere scelto lungo abbastanza da garantire che l output del circuito combinatorio sia stabilizzato Deve esserlo prima del periodo di apertura di del flip-flop flop (set-up time) Deve rimanere stabile per un certo tempo (hold-time) D C Set-up time T Hold time Setup e hold time per un flip-flop D (clock sul fronte di discesa) Memoria 5 Assunzioni Registro Metodologia edge-triggered Comportamento tipico Leggere il contenuto di elementi di memoria I valori sono input di una o piu reti combinatorie Scrivere i risultati in uno o piu elementi di memoria clock State element Combinational logic one clock cycle State element 2 Si assume che gli elementi di memoria sono scritti ad ogni ciclo di clock Altrimenti si aggiunge un esplicito segnale di write In AND con il clock La scrittura avviene solo quando occorre la transizione di Memoria 6 livello attiva ed il segnale di controllo e affermato Registro Simile ad un flip flop D eccetto N bit di ingresso e uscita Input Write Write: Se negato (): i dati in uscita (Data Out) non cambiano Se asserito (): i dati in uscita (Data Out) divengono uguali ai dati in ingresso (Data In) Q D D Q clock!q Q D D Q clock!q Q n- D n- D Q clock!q clock Write Memoria 7

3 Banco di registri (register( file) Banco di registri ad accesso rapido per memorizzare temporaneamente gli operandi usati nelle istruzioni Nel MIPS il banco dei registri è composto da 32 registri generali Due porte in lettura da 32 bit Read data /2 Una porta in scrittura da 32 bit Write data Tre porte per selezionare i registri da 5 bit Read register # (#2) : primo (secondo( secondo) registro da leggere Write register: registro da scrivere Write: : segnale di controllo In AND con il clock (non mostrato) Solo se Write= il valore in Write data e e scritto nel registro indicato da Write Reg. Banco di registri (2) Un banco di registri può essere implementato con un multiplexer per ciascuna porta read,, un decoder per ciascuna porta write ed un array di registri costruiti partendo da flip- flop D Esempio: implementazione di due porte read per un banco di registri composto da n registri Read register number Read register number 2 Register Register Register n Register n M u x M u x Read data Read data 2 Memoria 8 Memoria 9 Banco di registri (3) Esempio: implementazione di una porta write per un banco di registri composto da n registri Memoria Principali tecnologie per RAM Le memorie RAM sono di due tipi Memorie statiche: Static Random Access Memory (SRAM) Memorie dinamiche: Dynamic Random Access Memory (DRAM) Memorie statiche Il singolo elemento corrisponde ad un latch/flip flip-flopflop Memorie dinamiche Il singolo elemento corrisponde ad un condensatore ed un transistor L informazione è memorizzata sotto forma di carica del condensatore Richiedono un refresh periodico dell informazione Le memorie statiche sono (rispetto a quelle dinamiche) Più veloci (5ns vs. 5-ns) Più costose (6 transistor per bit) Persistenti (non è richiesto il refresh) Più affidabili Memoria

4 Memoria Principale, Cache e Tecnologie SRAM Prestazioni della memoria principale Latenza Tempo di accesso: : tempo tra quando arriva la richiesta e la parola Tempo di ciclo: : tempo tra richieste Banda La memoria principale è DRAM Dinamica in quanto ha bisogno di essere rinfrescata periodicamente (8 ms) Indirizzi di memoria divisi in due parti (memoria come una matrice 2D): RAS o Row Access Strobe CAS o Column Access Strobe La memoria cache usa SRAM No refresh (6 transistor/bit vs. transistor) Dimensione: : DRAM/SRAM = 4-8 Costo/Tempo di Ciclo: : SRAM/DRAM = 8-6 Memoria 2 Realizzata con matrici di latch Larghezza W (# latch per cella) Spesso piccolo W=,4,8 Altezza H (# celle indirizzabili) Non e e possibile scrivere e leggere contemporaneamente Esempio Chip 32k*8 Chip Select = per poter leggere e scrivere Output = per abilitare l uscita del chip su un bus condiviso Write = per abilitare alla scrittura Address Chip Select Output Write D in 8 5 SRAM 32K*8 D out 8 Per Scrivere Chip Select, Write, Address e Din Per Leggere Chip Select, Output, Address e Dout Memoria 3 Realizzazione SRAM Struttura di una SRAM 4x2 Tecniche realizzative diverse rispetto a quelle del register file Grandi Mux,, Decoder non sono pratici Per evitare il Mux in uscita una linea condivisa i cui vari elementi di memoria sono tutti collegati Il collegamento alla linea avviene tramite un buffer a tre stati Un dispositivo a tre stati, in base ad un segnale di controllo, si comporta: (b) controllo=: come circuito chiuso (c) controllo=: come circuito aperto Il buffer three-state è incorporato nei flip-flop che formano le celle di base di una SRAM (buffer controllato dal segnale ) Tutti i latch di una colonna sono collegati alla stessa linea di output Il decoder serve ad abilitare in lettura/scrittura una certa linea Write enable Address 2-to-4 decoder 2 3 Din[] Din[] Dout[] Dout[] Memoria 4 Memoria 5

5 Struttura di una SRAM 4Mx8 Memoria DRAM Per evitare grandi decoder si usa decodifica a due livelli Decoder piu piccolo + batteria di mux Es SRAM 4Mx8 (22 bit indirizzo) Suddiviso in 8 blocchi da 4Mbit (4Kx24 bit) Parte alta indirizzo [2-] ] seleziona la medesima riga da ogni blocco di 4Kx24bit attraverso un decoder (2 a 496) Parte bassa indirizzo [9-] seleziona un singolo bit dei 24 in output dai vari blocchi Memoria 6 DRAM sono meno costose, piu capienti, ma piu lente rispetto alle SRAM 5- volte meno veloci Cella di memoria con un transistor+capacita Il condensatore memorizza il contenuto della cella ed il transistor è usato per accedere alla cella (tramite Word Line) Word line e e attivato sulla base dell indirizzo richiesto I condensatori mantengono i valori memorizzati per alcuni ms Necessario il refresh dinamico delle DRAM, effettuato leggendo,, e subito dopo riscrivendo i valori appena letti Il refresh avviene ad intervalli fissi, occupa il 2% del tempo, ed avviene per righe Memoria 7 DRAM: Decodifica su due livelli SSRAM e SDRAM DRAM usa un decoder a due livelli Indirizzo di memoria (n bit) suddiviso in row address (n/2 bit) e column address (n/2 bit) Accesso di riga seguito da accesso di colonna Segnale di controllo RAS: Row Address Strobe Segnale di controllo CAS: Column Address Strobe Segnali inviati consecutivamente sugli stessi pin Esempio: Memoria DRAM 4Mx (4 Mbit) ) con una matrice 248x248 Indirizzo 22 bit suddiviso in bit per la riga e bit per la colonna Accesso ottimizzato a bit di memoria consecutivi Tramite i column latches celle consecutive di memoria stanno sulla stessa riga Row address Address[ ] Row decoder -to-248 Column address array Column latches Mux Dout Memoria 8 Synchronous SRAM e DRAM (SSRAM e SDRAM) permettono di aumentare la banda di trasferimento Possibilita di specificare (tramite MMU) che si vuole trasferire dalla memoria un burst di dati Burst=sequenza sequenza di celle consecutive, specificato da un indirizzo di partenza ed dalla lunghezza Le celle sono contenute all interno di una stessa riga Quindi nei column latches La memoria trasferisce una delle celle del burst sul bus dati ad ogni ciclo di clock Migliore Banda di Trasferimento Memoria 9

6 Tipi di Memoria a Semiconduttore SRAM ( (Static RAM): a flip-flop flop,, molto veloce (~5 nsec) DRAM ( (Dynamic RAM): basata su capacità parassite; richiede refresh,, alta densità,, basso costo (~7 nsec) SSRAM/SDRAM ( (Synchronous DRAM) Sincrona (scambia dati con il processore in sincronia con un segnale di clock esterno), prestazioni migliori PROM ( (Programmable ROM) EPROM ( (Erasable PROM): raggi UV EEPROM: cancellabile elettricamente Flash Memory: : tipo di EEPROM Memoria 2 Prestazioni Problema: Divario delle prestazioni CPU- memoria Legge di Moore Tempo CPU Capacità: 2x / 3 anni Velocità: 2x / 3 anni Divario di prestazione processore-memoria: (aumenta 5% / anno) DRAM Capacità: 4x / 3 anni Velocità: 2x / anni Memoria 2 Obiettivo: Illusione di una Memoria Grande, Veloce ed Economica Osservazioni: Le memorie di grandi dimensioni sono lente Le memorie veloci hanno dimensioni piccole Come creare una memoria che sia grande, economica e veloce (per la maggior parte del tempo)? Gerarchia Parallelismo Gerarchia di memoria La memoria di un calcolatore è implementata come una gerarchia di memoria Differenti tempi di accesso e di costo corrispondenti ai diversi livelli di memoria CPU Aumenta il tempo di accesso Aumenta la capacità di memorizzazione Diminuisce il costo per bit Livello Livello 2. Livello n Dimensione della memoria ad ogni livello Memoria 22 Memoria 23

7 Gerarchia di memoria (2) Principio di località Obiettivi della gerarchia di memoria: Fornire all utente una quantità di memoria pari a quella disponibile nella tecnologia più economica Fornire una velocità di accesso pari a quella garantita dalla tecnologia più veloce Datapath Processor Control Registers On-Chip Cache Second Level Cache (SRAM) Main Memory (DRAM) Secondary Storage (Disk) Speed (ns):,, ( ms) Size (bytes): K M G Tertiary Storage (Tape),,, ( sec) T Memoria 24 Osservazione: i programmi accedono ad una porzione relativamente piccola del loro spazio di indirizzamento Esistono due tipi differenti di località. Località temporale (nel tempo): se un elemento (dato o istruzione) è stato acceduto, tenderà ad essere acceduto nuovamente in un tempo ravvicinato 2. Località spaziale (nello spazio): se un elemento (dato o istruzione) è stato acceduto, gli elementi i cui indirizzi sono vicini tenderanno ad essere acceduti in un tempo ravvicinato Esempio I programmi contengono cicli: le istruzioni ed i dati saranno acceduti ripetutamente ( (località temporale) Gli accessi agli elementi di un array presentano un elevata località spaziale; ; nell esecuzione esecuzione di un programma è altamente probabile che la prossima istruzione sia contigua a quella in esecuzione Probabilità di riferimento Spazio di indirizzamento 2 n - Memoria 25 Principio di località (2) Come sfruttare la:. Località temporale Tenendo gli elementi acceduti più frequentemente vicino al processore 2. Località spaziale Spostando blocchi contigui di parole al livello superiore Al Processore Dal Processore Memoria di Superiore Blk X Memoria di Livello Inf. Blk Y Gerarchia di memoria (3) Basandosi sul principio di località,, la memoria di un calcolatore è implementata come una gerarchia di memoria Solo il livello più alto della gerarchia di memoria è a contatto diretto con il processore Costituito dalla memoria cache Livelli di memoria inclusivi Tutti i dati sono memorizzati nel livello più basso Un livello superiore, più vicino al processore, contiene un sottoinsieme di informazioni dei livelli inferiori Migrazione dei dati fra livelli della gerarchia I dati vengono di volta in volta copiati solo tra livelli adiacenti Memoria 26 Memoria 27

8 Migrazione dei dati Memoria Cache Blocco: : la minima unità di informazione che può essere trasferita tra due livelli adiacenti Hit (successo): il dato richiesto dal processore è presente in un blocco del livello superiore In caso contrario si ha un miss (fallimento):il livello inferiore della gerarchia deve essere acceduto per recuperare il blocco contenente il dato richiesto Processore La memoria principale (DRAM) è sempre più lenta del processore e tende a rallentarlo Sono disponibili memorie più veloci (SRAM) ma solo per dimensioni limitate La cache opera alla velocità del processore, e quindi nasconde la lentezza della memoria Scopo della cache: disaccoppiare le velocità di processore e RAM Contiene le ultime porzioni di memoria acceduta: se il processore richiede l accesso l ad una di esse evita un accesso alla memoria Funziona bene sfruttando il principio di località dei riferimenti Memoria 28 Memoria 29 Strategia di Utilizzo della Cache La prima volta che il processore richiede dei dati si ha un cache miss I dati vengono caricati dalla memoria principale e vengono copiati anche nella cache Le volte successive, quando il processore richiede l accesso ad una cella di memoria Se il dato è presente in un blocco contenuto nella cache, la richiesta ha successo ed il dato viene passato direttamente al processore Si verifica un cache hit Altrimenti la richiesta fallisce ed il blocco contenente il dato viene anche caricato nella cache e passato al processore Si verifica un cache miss Obiettivo: aumentare quanto più possibile il tasso di cache hit Hit rate e tempo medio di accesso in memoria Hit rate: : frazione degli accessi in memoria risolti nel livello superiore della gerarchia di memoria Hit rate = numero di hit / numero di accessi in memoria Miss rate: : (Hit rate) Tempo medio di accesso in memoria (AMAT): AMAT = c h+ (-h)m c: hit time (tempo di accesso alla cache) h: hit rate -h: miss rate m: miss penalty=access time + transfer time (tempo per accedere al livello inferiore della gerarchia di memoria più tempo per trasferire il blocco dal livello inferiore della gerarchia) Hit time << miss penalty Memoria 3 Memoria 3

9 Come è gestita la gerarchia di memoria? Registri Memoria Dal compilatore (programmatore?) Cache Memoria Dall hardware Memoria Dischi Dall hardware e dal sistema operativo (memoria virtuale) Dal programmatore (file) Memoria 32