Architetture degli elaboratori e delle reti

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1 Architetture degli elaboratori e reti Architetture degli elaboratori e delle reti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano Turno 2 (H Z) Prof. Federico PEDERSINI [email protected] L 1 1/34 Architetture Elaboratori e Reti (12cfu) Lezioni: Prof. Federico Pedersini ([email protected]) Esercitazioni: Dott. Massimo Marchi ([email protected]) Orario e Aule: Lunedì Ore Aula V3 Lezione Martedì Ore Aula V1 Lezione Giovedì Ore Aula V1 Esercitazione Giovedì Ore Aula V3 Lezione Orario di ricevimento: dopo le lezioni L 1 2/34 1

2 Obiettivo del corso OGGETTO: Struttura e funzionamento di un calcolatore Fondamenti per capire come funziona un sistema di elaborazione informazioni Logica combinatoria Macchine sequenziali Il linguaggio del calcolatore Programmazione Assembly Linguaggio macchina (ISA Instruction Set Architecture) Come funziona un calcolatore moderno CPU memorie (cache) meccanismi di I/O (bus, interrupt, DMA, reti di TLC) Valutazione prestazioni di calcolo L 1 3/34 Materiale didattico Testo di base: D.A. Patterson, J.L. Hennessy, Computer Organization & Design: The Hardware/Software Interface, Morgan Kaufmann, 3 rd Edition, Edizione italiana: D.A. Patterson, J.L. Hennessy, Struttura e Progetto dei Calcolatori, Zanichelli, Testi integrativi: W. Stallings, "Computer Organization & Architecture", Prentice Hall, Approfondimento sulla progettazione: F. Fummi, M.G. Sami, C. Silvano, Progettazione digitale, McGrawHill. Dispense Lucidi delle lezioni: homes.dsi.unimi.it/~pedersin/aer.html Non bastano da sole!!! Sito esercitazioni: marchi.usr.dsi.unimi.it/teaching/architetture07/index.php L 1 4/34 2

3 Esame ESAME: Prova scritta + orale Sintesi circuiti logici (combinatori, sequenziali) Programmazione Assembly / Linguaggio macchina Domande / esercizi su concetti presentati nel corso 2 prove in itinere durante l anno: Sostituisce lo SCRITTO 1. Circuiti digitali, programmazione Assembly, linguaggio macchina 2. CPU, memorie, periferiche, valutaz. prestazioni Per chi segue le lezioni L 1 5/34 Architettura di un elaboratore Problema: soluzione di algoritmi calcoli operazioni logiche gestione automatica di informazioni Soluzione mediante una macchina Esecuzione di una sequenza di istruzioni (programma) Macchina hardware Sequenza di istruzioni software PROGRAMMA: Ada Lovelace, 1830 L 1 6/34 3

4 Architettura di un elaboratore Calcolatore Architettura Struttura Sequenza di operazioni elementari Programmazione Collezione di oggetti Collegamenti L 1 7/34 Algebra binaria ( di Boole) Tutto è codificato utilizzando l algebra binaria (algebra di Boole) 2 simboli: ( 0, 1 ) utilizzati per rappresentare: Variabili Operazioni Controllo Numeri binari: rappresentati in base 2 Variabili logiche mappate sui 2 simboli: 0=Falso ; 1=Vero Motivo: comodità di implementazione con circuiti elettronici Elettronica Digitale: 2 livelli di tensione stabili: Low (V ), High (V+) 0 Falso LOW, 1 Vero HIGH L 1 8/34 4

5 La macchina di Von Neumann Componenti: CPU Unità aritmetico/logica, Registro/i, Unità di controllo Memoria Dispositivi di Input/Output L 1 9/34 Architettura MIPS MIPS: Architettura di riferimento per il corso Struttura CPU concettualmente semplice architettura didattica Appartiene alla famiglia delle architetture RISC (Reduced Instruction Set Computer) Sviluppate dal 1980 in poi: SGI MIPS, Sun SPARC, HP PA-RISC, IBM Power PC, DEC Alpha. Esempio recente: Sony AIBO Vantaggi RISC: Semplificare la progettazione dell hardware e del compilatore Ottimizza costo/prestazioni Assembly MIPS Simulatore SPIM: A MIPS R2000/R3000 Simulator Multi-piattaforma: (UNIX / Linux, Mac OS/X, Windows, DOS) L 1 10/34 5

6 Storia dell elaboratore Filo conduttore: aumento prestazioni Velocità di elaborazione Capacità e velocità dell I/O. Progressiva miniaturizzazione dei dispositivi elettronici. L 1 11/34 Storia dell elaboratore (i primi passi) Applicazione: Calcolo automatico Babilonesi, X secolo a.c. Abaco Evoluzioni fino a 1000 d.c. B. Pascal, 1642 Pascalina (somma e sottrazione) G. von Leibnitz, 1673 Macchina calcolatrice Moltiplicazione, divisione L 1 12/34 6

7 Storia dell elaboratore (il 1800) Applicazione: CAM Computer-Aided Manufacturing Telaio Jaquard (1801) Macchina programmabile Programma di lavoro su schede Macchina dedicata L 1 13/34 Charles Babbage (1840) Charles Babbage: padre del calcolatore moderno. Analytical Engine (1840) Azionata a vapore! Programmabile: programmi su schede Ada Lovelace (1830): Formalizzazione del concetto di programma L 1 14/34 7

8 Storia dell elaboratore ( ) 1890: H. Hollerith Schede perforate a lettura elettromeccanica (relais). Meccanismo più semplice di gestione del controllo 1932: T.J. Watson rileva il brevetto e fonda la International Business Machines (IBM). 1939: ABC Atanasoff Berry Computer (University of Iowa) Elettromeccanico: ampio utilizzo di elettrovalvole e relé. Memoria rigenerativa (cancellabile e riscrivibile) Miniaturizzazione: Sviluppo di calcolatrici da tavolo meccaniche (diffusione nel commercio) L 1 15/34 La prima generazione (ENIAC: ) Avvento dell elettronica (valvole: diodo, triodo). Aumento di prestazioni di 1,000 volte ENIAC (Electronic Numerical Integrator And Calculator) University of Pennsylvania. 20 registri da 10 cifre 18,000 valvole 70,000 resistenze 10,000 condensatori 6,000 interruttori. Dimensioni: 30 x 2.5 x 3 m. 30 tonnellate. Consumo: 140 kw. 100 operazioni/s Programmazione manuale L 1 16/34 8

9 La prima generazione ( ) Programma memorizzato (J. Von Neumann) Eckbert, Mauchly EDVAC (V. Neumann), EDSAC, Cambridge, 1949 Mark I, 1948 UNIVAC I (Universal Automatic Computer), Eckbert, Mauchly, Primo calcolatore commercializzato (1 M$) L 1 17/34 Applicazioni scientifiche / gestionali UNIVAC: calcolo scientifico. Calcoli lunghi e complessi IBM: mod. 701 (1953) e 702 (1955): applicazioni gestionali Calcoli semplici e ripetitivi Grandi quantità di dati IBM Memoria con nuclei di ferrite: 32,000 parole velocità di commutaz. di pochi µsec (= qualche khz) IBM 709 (1958) Introduzione del canale di I/O. L 1 18/34 9

10 La seconda generazione ( ) Introduzione elettronica allo stato solido (1947) e memorie a nuclei ferromagnetici. IBM 7000 Transistors anziché valvole Introduzione del FORTRAN (Formula Translator). Primo linguaggio ad alto livello IBM 7094 (1962) evoluzione del 709, a stato solido. CDC Primo supercalcolatore CDC Multi-programmazione Digital PDP-1 (1957) L 1 19/34 La terza generazione ( ) Avvento dei circuiti integrati (LSI) IBM 360 (1964) - Prima famiglia di calcolatori Costo 360,000$ Registri a 32 bit. Clock 1-4Mhz. Digital PDP-8 (1965) Primo minicalcolatore Costo 20,000$ PDP-11 (1970) L 1 20/34 10

11 La comunicazione tra i componenti Switch centralizzato: MULTIPLEXER (IBM 7094) Architettura a nodo comune: BUS (PDP-8) L 1 21/34 La quarta generazione ( ) Cray I (1976) Primo supercalcolatore Vettoriale L 1 22/34 11

12 La quarta generazione ( ) Introduzione del microprocessore (VLSI), Memorie a semiconduttori Intel 4004 (1971) 2300 transistor Intel 8080 (1974) 8 bit Motorola: 6502 Xerox Research Labs & Steve Jobs: Primo Personal Computer: APPLE II (1977) Processore Motorola (6502) Costo medio 2,000$ L 1 23/34 Quarta/quinta generazione ( ) IBM: il primo PC (1981) Sistema operativo MS-DOS (Microsoft di Bill Gates) Processore Intel Coprocessore Matematico Intel La quinta generazione (1977-.) PC come Workstation Potenziamento della grafica. Coprocessore grafico. Multi-processori. Introduzione di gerarchie di calcolo. Processori RISC (Reduced Instruction Set Code). L 1 24/34 12

13 Sesta generazione (futuro) Tecnologie Calcolatori ottici. Calcolatori chimici. Applicazioni PC + telefono Wearable PC Co-processori on-board, specializzati per: ricerca in data-base. trattamento grafica. trattamento video. Macchine parallele Macchine intelligenti e sensibili. Sistemi multimediali. L 1 25/34 Classificazione dei computer Mainframe. Grandi dimensioni e potenza. Multi-utenti. Servers di grandi dimensioni. Supercomputer Mainframe specializzati nel calcolo (vettoriale o parallelo). Minicomputer ( server) Piccoli mainframe. Microcomputer PC - elaborazione personale. L 1 26/34 13

14 Legge di MOORE In circa 18 mesi raddoppiano le prestazioni, il numero di transistor e le capacità delle memorie. Anno Nome Dimensoni (m 3 ) Potenza (Watt) Prestazioni (somme/sec) Memoria (kbyte) Prezzo riv alutato (US$ 1996) Prezzo / prestazioni (v s. UNIVAC) 1951 UNIVAC I IBM 360 modello PDP Cray IBM-PC HP900 modello Pentium Pro 200 Mhz Pentium GHz L 1 27/34 Legge di Moore: alcuni problemi La velocità delle memorie non cresce con la velocità del processore. Memorie gerarchiche cache. Aumento della parola di memoria. high-speed bus (gerarchie di bus) Tecniche di velocizzazione dell elaborazione. Predizione dei salti. Scheduling ottimale delle istruzioni (analisi dei segmenti di codice). Esecuzione speculativa. Velocità di I/O. Trasferimento in streaming (DMA) Velocizzazione e specializzazione dei bus L 1 28/34 14

15 Legge di Moore Dopo il 2003, evoluzione in altre direzioni: Efficienza (MIPS/Watt) INTEL Pentium M INTEL Centrino Ottimizzazione rapporto uomo/macchina INTEL Core DUO Evoluzione della potenza di calcolo ( ) Patterson-Hennessy 2006 L 1 29/34 Evoluzione INTEL: Introduced 15 nov 71 1 Apr 72 1 Apr 74 8 Jun 76 6 Jan 79 Clock speed 108KHz 108KHz 2Mhz 5-10Mhz 5,8Mhz Bus width 4 bit 8 bit 8 bit 16 bit 8 bit Number of Transistors 2,300 3,500 6,000 29,000 29,000 Addressable 640byte 16KByte 64 KByte 1MByte 1MByte Virtual Observations - - Ordini massicci - Primo Personal Computer (Intel) L 1 30/34 15

16 Evoluzione Intel: DX SX DX Introduced 1 feb Oct Jun Apr 89 Clock speed MHz 16-33MHz 16-33Mhz 25-50Mhz Bus width 16 bit 32 bit 16 bit 32 bit Number of Transistors 134, , ,000 1,200,000 Addressable 16Mbyte 4GByte 4GByte 4GByte Virtual 1 GByte Observations 15 milioni di PC in 6 anni Multi-tasking Co-processore nella CPU L 1 31/34 Evoluzione Intel SX Pentium Pentium Pro Pentium II Introduced 22 Apr Mar 93 1 Nov 95 7 May 97 Clock speed 6-133MHz MHz Mhz Mhz Bus width 32 bit 32 bit 32/64 bit 32/64 bit Number of Transistors 1,185,000 3,100,000 5,500,000 7,500,000 Addressable 4 Gbyte 4 GByte 64 GByte 64 GByte Virtual Observations Pipeline spinto Cache 2 livelli MMX: memorie ad alta velocità L 1 32/34 16

17 Evoluzione Intel Pentium III Pentium 4 Pentium III Xeon Introduced 26 Feb 99 Nov Clock speed MHz 3 GHz 2-3.2Ghz Bus width 32/64 bit 32/64 bit 32/64 bit Number of Transistors 9,500,000 42,000,000 Na Addressable 64 Gbyte 64 GByte 64 GByte Virtual Observations SIMD 2 livelli di cache Architettura di bus: NetBurst L 1 33/34 Evoluzione INTEL ITANIUM ITANIUM 2 Pentium M Core DUO Introduced Clock speed 800MHz GHz Ghz 2.5 GHz Bus width 64 bit 64 bit 64 bit 64 bit Number of Transistors na na 42,000, ,000,000 Addressable 16 Gbyte 16 Gbyte 64 GByte 64 GByte Virtual Observation s EPIC 64 bit 6.4 GByte/s su Bus di sistema Centrino Architecture Very-low power 2 cores x86-64, Cache in comune L 1 34/34 17