Architettura dei sistemi Mainframe Francesco Bertagnolli IBM Italia Gaetano Maretto IBM Italia 2010 IBM Corporation
Agenda Blue Gene vs Mainframe Un Mainframe: La generazione z10 Architettura del processore mainframe Struttura di un Server e di un Cluster Misurare la potenza del Mainframe
Blue Gene vs Mainframe
System Name Site JUGENE Forschungszentrum Juelich (FZJ) 4 core System Family IBM BlueGene System Model BlueGene/P Computer Vendor Blue Gene/P Solution IBM 32 Chip Application area Research Installation Year 2009 Operating System CNK/SLES 9 Interconnect Proprietary Processor type PowerPC 450 850 MHz (3.4 GFlops) Processor 73728 (294912 core) Main memory 2 Gbytes /node (aggregate 144 TB) 32 nodecards 72 Racks 72 Racks with 32 nodecards x 32 chip x 4 core (total 73728 chip) 294912 core
* * *Rmax and Rpeak values are in TFlops
Un applicazione Front End Access Point Local Network Security Network Access Point Dati Remote Network Sistemi Centrali External Network Internal Network
Il Sistema Centrale - Ruolo Volume PRINTERS Attached Users Networ k Local & Remote Networks Administrators ONLINE Data On Magnetic DISKS OFFLINE Data On TAPES or DVDs
Definizione di Sistema Centrale Un Sistema Centrale è un Calcolatore usato per gestire grandi flussi transazionali e/o massiccie elaborazioni batch con un grado elevato di sicurezza e di disponibilità. Inoltre si richiede al sistema centrale di poter garantire un livello di servizio concordato con gli utenti. Per poter svolgere compiti di questa mole deve essere in grado di accedere a grandi volumi di dati per conto di un gran numero di utenti contemporaneamente collegati.
Esistono Diversi tipi di Sistemi Centrali A partire dal 1990 industrie diverse (IBM, SUN, HP) hanno prodotto sistemi di grandi dimensioni ai quali gli utenti hanno dato il ruolo di Sistema Centrale Tali prodotti si differenziano per caratteristiche tecniche ed architettura costruttiva oltre che per la dimensione di potenza di calcolo. Anche se i Sistemi Centrali non hanno tutti necessariamente le stesse caratteristiche tecnicofunzionali essi sono accomunati dall uso che di essi viene fatto.
Modelli di Infrastruttura Modello Host Centrico Modello Client-Server Mainframe (Host) Mainframe (Host) Dati Dati Dati Dati Server Dati Terminali Browser Browser Browser Browser Client Client Client Client
Tipici lavori svolti dal Mainframe
Elaborazione di tipo Batch
Elaborazione di tipo On Line ATMs Account activities 1 TCP/IP network 4 Requests Branch offices Branch office automation systems 2 Office automation systems 3 Mainframe Accesses database 5 Central office queries and updates 6 Business analysts Inventory control Disk storage controller Stores database files
IBM System z Tipici ruoli professionali nel mondo Mainframe
Un mainframe: la generazione z10 EC
IBM System z: System Design Comparison System I/O Bandwidth 288 GB/sec* Balanced System CPU, nway, Memory, I/O Bandwidth* 172.8 GB/sec* 96 GB/sec Memory 24 GB/sec ITR for 1-way 1.5 TB** 512 GB 256 GB 64 GB 300 450 ~600 ~920 16-way 32-way z10 EC *Servers exploit a subset of its designed I/O capability ** Up to 1 TB per LPAR 54-way 64-way Processors z9 EC zseries 990 zseries 900
Mainframe HW evolution z10 EC 77 engines 64-way Each new range continues to deliver: New function Unprecedented capacity to meet consolidation needs Improved efficiency to further reduce energy consumption Delivering flexible and simplified on demand capacity A mainframe that goes beyond the traditional paradigm Maximum ITR z9 EC 64 engines 54-way z990 48 engines 32-way z900 20 engines 16-way z900 z/os 1.6 z990 z/os 1.6 z9 EC z/os 1.6 z10 EC z/os 1.8
z10 EC Under the covers (Model E56 or E64) Power Supplies 2 x Support Elements Internal Batteries (optional) 3x I/O cages Processor Books, Memory, MBA and HCA cards Ethernet cables for internal System LAN connecting Flexible Service Processor (FSP) cage controller cards InfiniBand I/O Interconnects 2 x Cooling Units Fiber Quick Connect (FQC) Feature (optional) FICON & ESCON FQC
IBM System z10 EC Processor and Memory Structure
z10 EC Multi-Chip Module (MCM) 96mm x 96mm MCM 103 Glass Ceramic layers 7 chip sites 17 and 20 way MCMs S 2 S 3 PU 2 SC 1 PU 1 PU 4 PU 3 SC 0 PU 0 S 0 S 1 CMOS 11s chip Technology PU, SC, S chips, 65 nm 5 PU chips/mcm Each up to 4 cores One memory control (MC) per PU chip 21.97 mm x 21.17 mm 994 million transistors/pu chip L1 cache/pu core (Store-Through to L1.5) 64 KB I-cache 128 KB D-cache L1.5 cache/pu core (Store-Through to L2) 3 MB 4.4 GHz 0.23 ns Cycle Time 6 km of wire 2 Storage Control (SC) chip 21.11 mm x 21.71 mm 1.6 billion transistors/chip L2 Cache 24 MB per SC chip (48 MB/Book) L2 Store-In vs L3 (RAM) L2 access to/from other MCMs 3 km of wire 4 SEEPROM (S) chips 2 x active and 2 x redundant Product data for MCM, chips and other engineering information Clock Functions distributed across PU and SC chips
z10 EC Enterprise Quad Core z10 PU Chip Core L1 + L1.5 & HDFU MC Core L1 + L1.5 & HDFU L2 Intf COP COP L2 Intf Core L1 + L1.5 & HDFU GX Core L1 + L1.5 & HDFU Up to Four cores per PU 4..4 GHz L1 cache/pu core 64 KB I-cache 128 KB D-cache 3 MB L1.5 cache/pu core Each core with its own Hardware Decimal Floating Point Unit (HDFU) Two Co-processors (COP) Accelerator engines Data compression Cryptographic functions Includes 16 KB cache Shared by two cores L2 Cache interface Shared by all four cores I/O Bus Controller (GX) Interface to Host Channel Adapter (HCA) Memory Controller (MC) Interface to controller on memory DIMMs
z10 EC Additional Details for PU Core Each core is a superscalar processor with these characteristics: The basic cycle time is approximately 230 picoseconds Up to two instructions may be decoded per cycle Enterprise Quad Core z10 processor chip Maximum is two operations/cycle for execution as well as for decoding Memory accesses might not be in the same instruction order PU 2 PU 1 PU 0 Most instructions flow through a pipeline with different numbers of steps for various types of instructions. Several instructions may be in progress at any instant, subject to the maximum number of decodes and completions per cycle SC 1 SC 0 Each PU core has an L1 cache divided into a 64 KB cache for instructions and a 128 KB cache for data Each PU core also has a L1.5 cache. This cache is 3MB in size. Each L1 cache has a Translation Look-aside Buffer (TLB) of 512 entries associated with it S 2 S 3 PU 4 PU 3 S 0 S 1
z10 EC Compression and Cryptography Accelerator Data compression engine Static dictionary compression and expansion Dictionary size up to 64 KB (8K entries) Local 16 KB caches for dictionary data Core 0 Core 1 CP Assist for Cryptographic Function (CPACF) DES (DEA, TDEA2, TDEA3) SHA-1 (160 bit) SHA-2 (224, 256, 384, 512 bit) IB OB TLB 2 nd Level Cache TLB OB IB AES (128, 192, 256 bit) PRNG Accelerator unit shared by 2 cores Cmpr Exp 16K 16K Cmpr Exp Independent compression engines Shared cryptography engines Crypto Cipher Crypto Hash
z10 EC SC Hub Chip Connects multiple z10 PU chips 48 GB/Sec bandwidth per processor Shared Level 2 cache 24 MB SRAM Cache Extended directory Partial-inclusive discipline Hub chips can be paired 48 MB shared cache Low-latency SMP coherence fabric Robust SMP scaling Strongly-ordered architecture Multiple hub chips/pairs allow further SMP scaling
z10 EC Processor/Memory/HCA and Book SC CHIP PU CHIP Core L1 + L1.5 & HDFU MC L2 Int COP L2 Int Core L1 + L1.5 & HDFU GX Front View HCA2-O HCA2-O Core L1 + L1.5 & HDFU COP Core L1 + L1.5 & HDFU PU PU PU SC SC PU PU FSP FSP HCA2-C HCA2-C HCA2-C HCA2-C MBA MBA
z10 EC Book Layout Rear Memory Fanout Cards Front DCA Power Supplies Memory Cooling from/to MRU
z10 EC Book Layout Under the covers Fanouts MCM HCA2-O (InfiniBand) Memory FSP cards DCA Power Supplies HCA2-C (I/O cages) MBA (ICB-4) MRU Connections
20 PU MCM Structure Memory Memory Memory Memory 2 GX 2 GX 2 GX 2 GX 4 PU cores 4x3MB L1.5 COP 4 PU cores 4x3MB L1.5 COP 4 PU cores 4x3MB L1.5 COP 4 PU cores 4x3MB L1.5 COP 4 PU cores 4x3MB L1.5 COP MC, GX MC, GX MC, GX MC, GX MC, GX 24MB L2 SC 24MB L2 SC Off- Book Interconnect Off- Book Interconnect Off- Book Interconnect
z10 EC Inter Book Communications Model E64 The z10 EC Books are fully interconnected in a point to point topology as shown in the diagram Data transfers are direct between Books via the Level 2 Cache chip in each MCM. Level 2 Cache is shared by all PU chips on the MCM 17-way First Book 20-way Third Book 77-way CEC 20-way Second Book 20-way Fourth Book
Architettura del processore mainframe
Caratteristiche di base della CPU Terminologia 1. Tecnologia di Base: TTL CMOS 2. Codifica dei dati e delle istruzioni ASCII EBCDIC UNICODE 3. Instruction Set CISC (Complex Instruction Set Computer) RISC (Reduced Instruction Set Computer) 4. Indirizzamento della memoria: 24 Bit 31 Bit 64 Bit 5. Velocità di esecuzione (potenza) Ciclo Base (Nanosecondi, picosecondi) Tempo necessario al processore per passare da uno stato definito al successivo Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz) Numero di Istruzioni generiche al secondo (MIPS= Millions of Instructions per Second) Numero di Istruzioni in virgola Mobile (Mflops)
Definizione Architetturale del Mainframe la z/architecture Le caratteristiche funzionali dei Sistemi Centrali IBM (detti Sistemi z) sono pubbliche. Esse sono state pubblicate la prima volta nel 1964. Sono contenute in due famiglie di volumi: La descrizione dell organizzazione dell unita centrale in un volume intitolato Principles of Operation La descrizione delle connessioni fra unita centrale e dispositivi periferici in un volume intitolato Interface Definition Tali caratteristiche vengono indicate col nome di z/architecture. Elementi essenziali di essa sono: L organizzazione dei Sistemi La gestione della Memoria Le caratteristiche del Sottosistema I/O. Il Set di Istruzioni Funzioni HW rivolte a particolari applicazioni La z/architecture è compatibile con ed estende le precedenti Architetture denominate: S/360 (1964) S/370 (1970) S/370 XA (1983) ESA/370 (1988) ESA/390 (1990) Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
IBM z/architecture Instruction Set Continues line of upward-compatible mainframe processors Application compatibility since 1964 Supports all z/architecture-compliant OSes ESA/390 z/architecture 64-bit addressing 370/ESA 370/XA Binary Floating Point S/370 Sysplex S/360 Virtual addressing 31-bit addressing 24-bit addressing 1964 1970s 1980s 1990s 2000s
I Sistemi Operativi del Mainframe 1967 CP/67 1964 OS/360 1972 VM/370 1974 MVS/370 1983 VM/XA 1982 MVS/XA 1990 VM/ESA 1988 MVS/ESA 2000 Linux/390 31 bit 2002 z/vm 1996 OS/390 2001 z/os 2004 z/linux 64 bit 2009
Elementi della z/architecture L organizzazione generale dei Calcolatori (secondo lo schema precedente). Il Set di Istruzioni Le modalità di INPUT/OUTPUT e le relative istruzioni. L Organizzazione della Memoria Reale e Virtuale e dei Registri Le Assist a funzioni applicative; ad esempio: Crittografia Compressioni dei dati Gli strumenti per la gestione (avvio/chiusura) del sistema (Operator facilities) Le modalità di Controllo del Complesso Elaborativo (CEC) Le modalità di esecuzione dei programmi Le modalità di interrupt (Interruption Handling - IH) Le modalità di Gestione degli Errori (Machine-Check Handling).
La caratteristica fondamentale della z/architecture Compatibilità Binaria all interno delle famiglie di elaboratori che la compongono. Ovvero qualunque programma applicativo utente scritto secondo le regole della z/ Architecture può essere eseguito su qualunque calcolatore con essa compatibile senza la necessità di alcuna modifica, né al codice sorgente, né al programma direttamente eseguibile. Tale caratteristica obbliga tutti i Calcolatori compatibili ad essere in grado di eseguire con lo stesso risultato tutte le istruzioni definite dall Architettura, indipendentemente dalla implementazione Tecnologica del Processore. Molti utenti dei Sistemi Centrali IBM eseguono con successo oggi, programmi che sono stati compilati nel 1964, senza averli mai modificati o rielaborati.
Elementi della z/architecture Virtual Memory Memoria Virtuale I Sistemi mainframe usano la tecnica denominata Memoria Virtuale Indice delle Pagine Memoria Centrale Memoria ausiliaria: Immagine della Memoria Virtuale sui dischi Page-in Page-out L operazione di spostamento di dati e programmi dalla Memoria ausiliaria a quella centrale per essere elaborati viene detta page in. Lo Spostamento di dati e programmi non usati dalla memoria centrale ad altri dispositivi viene detta page out
Elementi della z/architecture La Dynamic Address Translation (DAT) Il processo detto Dynamic Address Translation (DAT) ha lo scopo di convertire un indirizzo virtuale in un indirizzo reale. ha la capacità di interrompere l esecuzione di programmi per spostare i contenuti relativi dalla memoria centrale su una memoria ausiliaria (dischi) ed in un secondo momento restituire dati e programma alla memoria centrale ponendoli in una differente locazione. Tale operazione viene definita Paginazione e rappresenta il passaggio dalla Memoria Virtuale a quella reale. Le operazioni del DAT sono assolutamente trasparenti al programma. Memoria Virtuale Memoria Ausiliaria Memoria Centrale Programma 1 Programma2 Programma3 1 1 1 1 1 1 13 24 2 2 2 23 2 3 3 3 3 1 4
Elementi della z/architecture La traduzione degli indirizzi virutali La traduzione viene effettuata in maniera assistita dall hardware utilizzando tabelle gestite dal sistema operativo Sono possibili 5 livelli di tabelle (3 Region Tables, Segment Table, Page Table) Per ottimizzare le performance si possono evitare livelli di traduzione per address-space di opportuna dimensione All interno del processore i TLB (Translation Lookaside Buffers) sono cache delle traduzioni effettuate.
Elementi della z/architecture Tipi di indirizzo Al fine della traduzione si definiscono due indirizzi: Indirizzo Virtuale : Indica una posizione nella memoria Virtuale. Per essere ricondotto ad una posizione reale necessita di una traduzione dell indirizzo. Indirizzo Reale : è un indirizzo di memoria Centrale che viene fatto corrispondere ad un indirizzo virtuale mediante Traduzione dinamica dell indirizzo Memoria Reale Memoria Virtuale Sui Sistemi della z/architecture l indirizzamento puo avvenire con tre modalità(trimodal ADDRESSING): 1. A 24 Bit. Puo indirizzare 16 Megabytes (2 24 )di Memoria Reale o Virtuale. Viene mantenuto per compatibilita con le precedenti architetture. 2. A 31 Bit. Puo indirizzare 2Gigabytes (2 31 )di Memoria Reale o Virtuale. Viene mantenuto per compatibilta con le precedenti architetture. 3. A 64 Bit. Metodo Standard puo indirizzare 16 ExaBytes (2 64 ). Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
Elementi della z/architecture La Program Status Word (PSW) La Program Status Word (PSW) è una struttura binaria che contiene in ogni istante l indirizzo della l istruzione da eseguire nel passo successivo ed altre informazioni di controllo sullo stato della CPU. La PSW attiva in ogni istante si chiama Current PSW. Ogni processore ha la sua current PSW. Le CPU della z/architecture hanno la possibilità di interrompere il ciclo di istruzioni in esecuzione (programma) e passare subito ad un altro quando ricevono un particolare segnale detto interruption. Questo switch (PSW switching) avviene in questo modo: 1. La Current PSW viene scritta in una locazione di memoria ben definita dall architettura (Old PSW) e 2. Da un altra locazione di memoria ben definita dall architettura (New PSW) viene caricata una nuova PSW che indirizza l esecuzione alla routine SW che gestisce il tipo di Interrupt. Esistono sei Tipi possibili di Interrupt: 1. External 2. I/O 3. Machine check 4. Program 5. Restart 6. Supervisor Call Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
Principali Registri della z/architecture I Registri sono particolari strutture della CPU designate a contenere informazioni di controllo e servizio ovvero i dati da elaborare I Registri si dividono in: 1. General Registers : (16 a 64 bit) Sono i registri di base per il funzionamento della CPU e per l esecuzione delle operazioni elementari (Accumulatori, Program Counter,etc...) 2. Floating Point Registers: (16 a 32 o 64 bit)- Sono usati per le operazioni in virgola mobile a singola o doppia precisione. 3. Floating point Control register : un registro a 32 bit che contiene informazioni di controllo per la gestione delle operazioni in virgola mobile. 4. Control Registers:(16 a 64 bit) Sono usati dalla CPU solo per funzioni di controllo e registrazione 5. Access Registers: (16 a 32 bit) Servono a controllare l accesso ai dataspace (address space che contengono solo dati) Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
Elementi della z/architecture il Set di Istruzioni CISC (Instruction set) Le operazioni della CPU sono controllate da una serie di istruzioni, in memoria che, eseguite in maniera sequenziale, ed una per volta, rappresentano un programma. L indirizzo della prossima istruzione da eseguire è sempre indicata nella Current PSW. Questo indirizzo puo essere: 1. Quello dell istruzione adiacente (cioè con indirizzo crescente) in memoria virtuale. 2. Il target di un salto di programma (Branch) 3. L indirizzo contenuto in una New PSW che diventa Current a seguito di un Interrupt 4. L indirizzo contenuto in un campo di memoria che diventa Current PSW a fronte di una istruzione Load PSW. Ogni istruzione e costituita da due parti: Operation Code, che specifica quale operazione deve essere eseguita Operando(s) Indirizzo del dato(i) che si deve elaborare Le istruzioni possono avere quindi lunghezza e formati variabili (i formati previsti dall architettura sono 21) L Instruction set attuale comprende piu di 800 Istruzioni. Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
Alcune Istruzioni della z/architecture General Instructions: ADD SUBTRACT BRANCH COMPARE DIVIDE LOAD MOVE MOVE STRING STORE CHARACTER STORE CLOCK TRANSLATE SUPERVISOR CALL Decimal Instructions: EDIT ADD DECIMAL DIVIDE DECIMAL MULTIPLY DECIMAL... Floating point Instructions: CONVERTE BFP to HFP STORE LOAD ZERO... Control Instructions: COMPARE AND SWAP DIAGNOSE MOVE PAGE LOAD PSW SET CLOCK SIGNAL PROCESSOR PAGE IN PAGE OUT STORE CPU ID... Hexadecimal FP Istructions: ADD NORMALIZED CONVERT TO FIXED MULTIPLY SQUARE ROOT LOAD AND TEST... Binary FP Instructions ADD COMPARE LOAD FPC MULTIPLY AND ADD...
Il Channel Subsystem Introdotto con l architettura S370/XA (1983 ) Concetti definiti dall architettura Channel Channel Path Control Unit Subchannel Device Uno dei punti di forza dell architettura mainframe Permette ottenere grandi prestazioni nell accesso ai dati Garantisce alti livelli di scalabilità e RAS
Componenti del Channel Subsystem (CSS) SAP (System Assist Processor): uno dei tipi di processori dei Sistemi z. connette il CSS ai dispositivi di I/O che sono attaccati ai canali usa la configurazione di caricata nell Hardware System Area (HSA), e conosce quale dispositivo è connesso a ogni canale, e qual è il suo protocollo gestisce la coda di operazioni di I/O passate al CSS dal sistema operativo Canali: piccoli processori che comunicano con le unità di controllo dell I/(Control Unit o CU) gestiscono il trasferimento dei dati dalla memoria centrale al dispositivo esterno. Channel path: Il CSS comunica con i dispositivi di I/O attraverso percorsi di canale (Channel paths) Se un canale è condiviso fra molte partizioni logiche, ogni partizione logica stabilisce un unico percosso di canale verso ciascun dispositivo che usa questo canale Sottocanali Un sottocanale (Subchannel) fornisce l aspetto logico di un dispositivo nei riguardi di un programma e contiene le informazioni richieste per eseguire una singola operazione di I/O Un sottocanale viene fornito per ogni dispositivo di I/O indirizzabile dal CSS.
Gestione I/O con il Channel Subsystem CPU Sistema a CHPID USER PGM Start Subchannel Channel PGM SAP Disconnect FREE Sub Channel CU Disconnect Path USER PGM Interrup t FREE Sub Channel Dynamic Path Reconnect CU-Firmware Device L Operazione di I/O viene gestita da diverse CPU indipendenti
Struttura di un Server e di un Cluster di server
Core CICS DB2 IMS ERP DB2 z/os Mainframe and Virtualization WebSphere Java Java Appl Appl. Busine ss Java Business CICS Appl Object Objects IMS s JVM JVM z/os Linux Linux for System z z/vm Test z/os Native Linux C++ Java Linux for System z DB2 DB2 Linux for System z HiperSockets virtual networking and switching Processor Resource/Systems Manager (PR/SM ) Linux Linux for System z z/vm Native Linux C++ Java Linux for System z DB2 DB2 Linux for System z CP 1 CP 2 CP n Memory IFL 1 IFL n Up to 60 logical partitions on PR/SM; 100 s to 1000 s of virtual servers on z/vm Virtual networking for memory-speed communication, as well as virtual layer 2 and layer 3 networks supported by z/vm Intelligent and autonomic management of diverse workloads and system resources based on business policies and workload performance objectives
z10 EC Inter Book and I/O Communications Processor Book 3 L2 Memory Processor Book 0 L2 Memory Processor Book 2 L2 Memory Processor Book 1 L2 Memory HCA2-Cs HCA2-Cs HCA2-Cs HCA2-Cs 12x IB-DDR to I/O card domains 6 GB/sec Slot 5 Mux 0 Mux 1 Interconnect Slot 14 Mux 2 Mux 3 Interconnect Slot 23 Mux 4 Mux 5 Interconnect Slot 28 Mux 6 Mux 7 Interconnect Domain 0 Slot 01 Slot 03 Slot 06 Slot 08 Domain 2 Slot 10 Slot 12 Slot 15 Slot 17 Domain 4 Slot 19 Slot 21 Slot 24 Slot 26 Domain 6 Slot 29 Slot 30 Slot 31 Slot 32 I/O Cage 1 Slot 02 Slot 04 Slot 07 Slot 09 Domain 1 Slot 11 Slot 13 Slot 16 Slot 18 Domain 3 Slot 20 Slot 22 Slot 25 Slot 27 Domain 5
z10 EC I/O Infrastructure Book 0 Book 1 Book 2 Book 3 Memory Memory Memory Memory PU PU PU PU PU PU PU PU FBC/L2 Cache HCA (8x) 12x IB-DDR (16x) FBC/L2 Cache PU PU PU PU PU PU PU PU PU PU PU PU HCA (8x) 12x IB-DDR (16x) FBC/L2 Cache HCA (8x) 12x IB-DDR (16x) FBC/L2 Cache HCA (8x) 12x IB-DDR (16x) HCA-O or HCA-C fanout or MBA fanout for ICB-4 1 st level Copper Cables IFB-MP RII Channels IFB-MP IFB-MP RII IFB-MP IFB-MP IFB-MP IFB-MP IFB-MP RII RII 2 GBps msti 1 GBps msti. ISC 500 MBps msti ISC ISC ISC Coupling Links Channels 333 MBps msti ESCON ESCON ESCON ESCON.. Ports 2 GBps msti 2GBps msti 2 nd level Embedded Cargo cage (3x) FICON Express4 1/2/4 Gbps ISC-3 ESCON OSA-Express3 10 GbE Note: 28 I/O cards per cage
FICON/FCP IBM System z FICON Express8 FICON Express4 FICON Express2 Networking OSA-Express3 10 Gigabit Ethernet LR Gigabit Ethernet LX and SX OSA-Express2 1000BASE-T Ethernet Gigabit Ethernet LX and SX 10 Gigabit Ethernet LR HiperSockets (Define only) z10 EC Channel Types ESCON STP Coupling Links InfiniBand Coupling Links ISC-3 (Peer mode only) ICB-4 IC (Define only) Crypto Crypto Express2 Configurable Coprocessor or Accelerator
z10 EC FICON Express8 2, 4, 8 Gbps auto-negotiated Up to 336 channels LX 10 km, LX 4 km, SX Concurrent repair of optics Personalize as: FC Native FICON Channel-To-Channel (CTC) z/os, z/vm, z/vse, z/tpf, TPF, Linux on System z FCP (Fibre Channel Protocol) Support of SCSI devices z/vm, z/vse, Linux on System z 1, 2, 4 Gbps 1, 2, 4 Gbps 1, 2, 4 Gbps 1, 2, 4 Gbps
OSA-Express3 10 GbE New microprocessor 10 Gigabit Ethernet LR (Long Reach) Two ports per feature Small form factor connector (LC Duplex) CHPID type OSD (QDIO) PCI-E PCI-E LC Duplex SM LC Duplex SM Hardware data router Packet construction, inspection and routing preformed in hardware instead of firmware Designed to improve performance for standard (1492 byte) and jumbo frames (8992 byte) Up to 40% reduction in latency compared to OSA-Express2 10 GbE
Cluster di Mainframes IBM Parallel Sysplex Cluster IBM zseries E possibile realizzare un Cluster di Sistemi Mainframes z/os: Il Parallel Sysplex. IBM zseries z/os 40 Km CF IBM zseries z/os 40 Km 40 Km IBM zseries z/os 40 Km IBM zseries z/os CF
Misurare la potenza del Mainframe
Architetture - CISC e RISC CISC (Complex Instruction Set Computer) Tipica di z/architecture & INTEL Molte Centinaia di Istruzioni Istruzioni molto complesse che fanno riferimento anche a diversi operandi in memoria e diversi registri. Pochi Registri nella CPU Ogni istruzione puo richiedere anche molti cicli macchina. Alcuni processori possono presentare un SET di istruzioni CISC, che vengono internamente convertite in istruzioni RISC per essere eseguite in unità RISC (Pentium). RISC (Reduced Instruction Set Computer) Tipica dei sistemi UNIX Poche Centinaia di Istruzioni Istruzioni molto semplici che operano sempre su una posizione di memoria ed un registro (Load & Store) e tra due registri. Molti Registri nella CPU Ogni ciclo macchina viene conclusa una istruzione (Pipeline). Negli ultimi anni tendono a divenire piu complesse.
Differenze tra architetture - CISC e RISC Istruzioni da Eseguire per Funzione Ciclo Base CISC= Complex Istruction Set Computer Minimizza la Path Length RISC= Reduced Istruction Set Computer Minimizza i Cicli per istruzione La frequenza di Clock (inverso del Ciclo Base) non e l unico elemento per misurare le prestazioni di un calcolatore Entrambe le implementazioni sono in grado di eseguire piu di una ISTRUZIONE contemporaneamente
La potenza dei Processori - Definizioni Ciclo Base (Nanosecondi, picosecondi) Tempo necessario al processore per passare da uno stato definito al successivo Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz) Numero di Istruzioni in virgola Mobile al secondo (MFlOPS = Millions of Floating Point Operations/Second) MIPS (Millions Instructions per Second) = Numero di Istruzioni CISC eseguite al secondo (in milioni). Cicli per Istruzione = Numero medio di istruzioni macchina per istruzione CISC (si ottiene da Frequenza/MIPS) MIPS UNI = Milioni di istruzioni CISC eseguite da una macchina con un solo processore. MIPS Tot = Milioni di istruzioni CISC eseguite da una macchina con il massimo di processori attivi Internal Throughput Rate (ITR) = Numero di unita di lavoro eseguite da un mainframe per secondo di processore utilizzato ITR_Uni = ITR di un mainframe con un processore ITR_N = ITR di un mainframe con n processori
Evoluzione dei Processori Metriche dei Processori IBM S/390 & Z 64 Bit
Evoluzione dei Processori IBM per i Mainframe