Schema base di CPU. Interfacce esterne: Memoria I/O ... Architetture Parallele e Distribuite, Bus I/O MINF MMU I MMU D.

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1 Massimiliano Meneghin Marco Vanneschi

2 MMU I IC1 Schema base di CPU M MINF MMU D Bus I/O Interfacce esterne: Memoria I/O TAB-CI TAB-CD IM DM CI CD IC IU RG1 RG EU UNINT CPU chip... Architetture Parallele e Distribuite,

3 Livelli di cache C2 (L2) Bus I/O Bus I/O MINF C2 (L2) IC1 MMU I MMU D MINF TAB-CI C1 (L1) INSTR IM DM TAB-CD C1 (L1) DATA MMU I TAB-CI IC1 MMU D TAB-CD IC IU RG1 RG EU C1 (L1) INSTR IM DM C1 (L1) DATA UNINT CPU chip IC IU RG1 RG EU Gap crescente tra tempi di servizio delle CPU e latenze (tempi di risposta) delle memorie esterne UNINT CPU chip Architetture Parallele e Distribuite,

4 64KB) 64KB) AMD Opteron Architetture Parallele e Distribuite,

5 Architettura superscalare, VLIW (Very Long Instruction Word), ed altre istruzione 0 istruzione 1 istruzione 2 istruzione 3 parola lunga IU Cache dati modulare Buffer di riordino, alloc. dinamica dei registri EU parallela, pipeline Fixed Fixed Float Float Float Registri Float Architetture Parallele e Distribuite,

6 Intel Pentium 4 Architetture Parallele e Distribuite,

7 Intel Pentium FP 4 SS2 OPS IE Text ID IF OPS = uop Scheduler IE = Integer Execution IF, ID = Instruction fetch and decode FP = Floationg Point op SS2 => Vector op L2 Architetture Parallele e Distribuite,

8 Intel Pentium 3 Coppermine Esecuzione di istruzioni vettoriali: istruzioni dataparallel Architetture Parallele e Distribuite,

9 Multiprocessor on chip Multiprocessor e multicore Memoria Principale Condivisa Struttura di interconnessione processori-memoria e tra processori In generale: livelli di memoria condivisa Cache secondaria condivisa Cache terziaria condivisa Core di esecuzione CPU 0 CPU i CPU n-1 Architetture Parallele e Distribuite,

10 IBM Power 5 [dual core] Architetture Parallele e Distribuite,

11 Core 1 Core 2 L2 IBM Power 5 [dual core] Architetture Parallele e Distribuite,

12 FPU ISU FXU FPU = Floating Point U. ISU = Instruction Sequencing U. FXU = Fixed Point U. IDU LSU = Load/Store U. IDU = Instruction decode U. LSU L1 IBM Power 5: core Architetture Parallele e Distribuite,

13 AMD K10 Barcellona[4 core] Architetture Parallele e Distribuite,

14 AMD K10 Barcellona[4 core] Core 1 Core 2 L2 L2 Core 3 Core 4 Architetture Parallele e Distribuite,

15 Barcellona Core Barcellona: core Architetture Parallele e Distribuite,

16 IBM Cell Multicore disomogeneo 1 PowerPC Processor Element (PPE) 8 Synergistic Processor Elements (SPE) interfaccia di memoria esterna (MIC) 2 interfacce di input/output (BEI) rete di interconnessione (EIB) che connette i processori PPE e SPEs, con la memoria e le interfacce di input/output P P E S P E0 S P E1 EIB S P E2 S P E3 BEI I/O 0 MIC I/O 1 S P E4 S P E5 S P E6 S P E7 Workshop Selex SI - HPC e CELL 16

17 IBM Cell Workshop Selex SI - HPC e CELL 17

18 IBM Cell Workshop Selex SI - HPC e CELL 18

19 Instruction Level Parallelism: quale metodologia? Problema: efficienza delle soluzioni superscalari Ottimizzazioni a tempo di compilazione ordinamento delle istruzioni predizione di salti e codice esplicito per la ricostruzione dello stato consistente (VLIW) e di esecuzione buffer di riordino (identificatori unici) allocazione dinamica dei registri ( register renaming ) Tecniche riconducibili ad una metodologia generale? Architetture Parallele e Distribuite,

20 Modello data-flow In ultima analisi: applicazione delle condizioni di Bernstein tra istruzioni Modello data-flow applicato alle istruzioni: ordinamento tra istruzioni dipendente solo dal flusso dei dati una istruzione è eseguibile se ha gli operandi pronti non contatore istruzioni Modello di programmazione funzionale a livello assembler (macchina NON Von Neumann) non variabili, solo flusso di valori concettualmente scompare la memoria Architetture Parallele e Distribuite,

21 Esempio: espressione aritmetica Espressione: in x, y, z; return (x + y) sqrt(x+y) + y z; Grafo data-flow: Questo è il codice eseguibile: grafo di ordinamento parziale Istruzioni: nodi del grafo Condizione di eseguibilità: regola AND sui dati d ingresso Non variabili Non contatore istruzioni Architetture Parallele e Distribuite,

22 Esempio: espressione condizionale Operatore switch (Analogo ad una unità di elaborazione con controllo residuo) Operatore merge ( commutatore) token di controllo Architetture Parallele e Distribuite,

23 Esempio: espressione iterativa Iterazione come tail recursion. Grafi data-flow anche per ricorsione vera. Architetture Parallele e Distribuite,

24 Istruzione per una macchina data-flow Codifica opportuna in memoria di un nodo di grafo data-flow ( processo): Codice funzione + Canali di ingresso + Riferimenti ai canali destinazione Condizione di esecuzione: tutti i canali di ingresso contengono valore Architetture Parallele e Distribuite,

25 Schema di principio di architettura data-flow La memoria è solo un componente tecnologico, non un concetto di programmazione. Scrivendo un valore in un campo operando di una istruzione, verifica se l istruzione è abilitata all esecuzione stream di istruzioni abilitate stream di risultati parziali Farm di unità funzionali (in pipeline) Architetture Parallele e Distribuite,

26 Conseguenze del modello data-flow (1) Parallelismo naturale tra istruzioni di uno stesso programma senza dover risolvere problemi che, concettualmente, sono artificiosi: dipendenze logiche e salti solo le istruzioni effettivamente eseguibili sono inviate contemporaneamente in esecuzione un programma è solo un grafo data-flow di miniprocessi Parallelismo ancora più facile tra istruzioni di programmi diversi istruzioni abilitate appartenenti a programmi diversi sono eseguibili in parallelo Difficoltà tecnologiche e commerciali Architetture Parallele e Distribuite,

27 Tecnologie superscalari, VLIW, ed altre Modello data-flow usato in architetture ibride Esiste il concetto di contatore istruzioni e di variabile per ragioni pratiche di programmazione (es: strutture dati complesse, puntatori) ma l ordinamento data-flow ed il modello di esecuzione (architettura data-flow astratta) sono conservati in gran parte come ordinare le istruzioni in una parola lunga, come risolvere le dipendenze logiche, come allocare registri, ecc. Multithreading, Hyperthreading istruzioni di thread indipendenti sono eseguibili in parallelo Architetture Parallele e Distribuite,

28 Multithreading Il meccanismo dei thread non introduce niente di più rispetto al concetto di processo tutte le metodologie ed i modelli di costo del corso sono ortogonali a processi vs thread In CPU multithreaded, usate in architetture parallele (memoria condivisa, memoria distribuita), permette di mascherare latenze per operazioni esterne al chip: accessi in memoria in parallelo al calcolo comunicazioni sovrapposte al calcolo Gap crescente tra tempi di servizio delle CPU e latenze (tempi di risposta) delle memorie Architetture Parallele e Distribuite,

29 Multithreading e mascheramento delle latenze Memoria (Principale) Condivisa Multithreading vs processore di comunicazione Struttura di interconnessione processori-memoria CPU i e tra processori KP i CPU 0 CPU i CPU n-1 È ancora un aspetto riconducibile al problema di come sfruttare al meglio l area di un chip: parallelismo tra thread o processore di comunicazione? parallelismo tra istruzioni o tra processi? Architetture Parallele e Distribuite,

30 Domande? Architetture Parallele e Distribuite,