Prefazione Unit`a di misura xiii La memoria cache

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1 Indice Prefazione Unità di misura xi xiii 1 La memoria cache Tempo di accesso Funzionamento Organizzazione Cache a mappatura diretta Cache completamente associativa Cache parzialmente associativa Il problema della scrittura Miss in scrittura Hit in scrittura Lo stato della linea di cache Algoritmi di rimpiazzamento delle linee di cache Sostituzione a caso Rimpiazzamento con algoritmi LRU La tecnica FIFO Analisi delle prestazioni Le cause di fallimento nell accesso alla cache Elementi che influenzano le prestazioni Dimensione della cache Dimensione della linea Associatività Algoritmi di rimpiazzamento Cache divisa o unificata Aggiornamento della memoria centrale Cache multilivello Posizionamento della cache Multiprogrammazione Sistemi a multiprocessore: coerenza della cache Coerenza Protocolli per il mantenimento della coerenza Protocolli snoopy Esercizi

2 vi Capitolo 0 2 Gestione della memoria, memoria virtuale, protezione Introduzione Il sistema operativo Gestione della memoria Programmi e processi La protezione La memoria virtuale Paginazione Il Translation Lookaside Buffer Dimensione della pagina Gestione della PMT Memoria virtuale e multitasking Tabella in forma gerarchica Tabella delle pagine invertita La codifica hash Gestione della tabella IPT Il problema delle catene troppo lunghe La segmentazione Segmentazione e paginazione Approfondimenti sulla gestione della memoria virtuale Gestione della paginazione e della segmentazione Algoritmi di rimpiazzamento Occupazione della memoria Caso di studio: la memoria virtuale nell architettura Indirizzamento in modo reale Indirizzamento in modo protetto Tabelle dei descrittori di segmento Gestione della memoria fisica Alias Segmentazione e paginazione Descrittori di pagina Caso di studio: la memoria virtuale nell architettura PowerPC La IPT del PowerPC: la HPT Protezione Protezione nei sistemi senza memoria virtuale Protezione nei sistemi a memoria virtuale Protezione a livelli La protezione nell architettura Criteri generali I descrittori e la loro funzione Criteri per il controllo dei privilegi La protezione di pagina

3 INDICE vii 2.12 Appendice A: Dettagli circa la protezione nell architettura Intel Formato del TSS Commutazione fra processi Risposta alle interruzioni Controllo del livello di privilegio Altri aspetti legati alla protezione a livelli Esercizi La CPU Architettura di riferimento Repertorio istruzioni Istruzioni aritmetiche Istruzioni che fanno riferimento alla memoria Istruzioni per il trasferimento del controllo Istruzioni di controllo del processore Istruzione di non operazione Esempi di istruzioni Discussione Blocchi componenti Il banco dei registri ALU Memoria Sviluppo di CPU Assunzioni Schematizzazione del processo di esecuzione Sezioni Ricomposizione (provvisoria) Considerazioni sulla realizzazione a singolo periodo di clock Ricomposizione finale di CPU CPU1 con memoria unificata Sviluppo di CPU Fase di prelievo delle istruzioni, IF Fase di decodifica delle istruzioni, ID Fase di esecuzione, EX Fase di memoria, ME Fase di scrittura del registro di destinazione, WB Ricomposizione Sviluppo della logica di controllo Comandi e selettori Stati comuni a tutte le istruzioni Stati dipendenti dal tipo di istruzione Espressioni logiche per comandi e selettori Considerazioni sulla realizzazione multiciclo Miglioramenti a CPU

4 viii Capitolo Le interruzioni Interruzioni su CPU Assunzioni preliminari Interruzioni software Interruzioni esterne Eccezioni Istruzione RFI Discussione Interruzioni annidate Appendice I Notazione Appendice II Trattamento di semiparole e byte Esercizi La pipeline Introduzione Prestazioni Indici delle prestazioni Considerazioni Esecuzione in pipeline Propagazione dei segnali Riesame di alcuni blocchi componenti La convenzione usata negli schemi CAD Svolgimento delle differenti (classi di) istruzioni Istruzioni aritmetiche (ARITM) Istruzione LOAD (LD) Istruzione STORE (ST) Istruzione di salto incondizionato con collegamento (JAL) Istruzioni di salto condizionato (JE/JS) Istruzioni di salto incondizionato (JMP) Istruzioni di salto relativo e ritorno da interruzione (JR/RFI) Istruzioni di non operazione (NOP) I segnali dell Unità di Controllo Il Controllore dell ingresso al Program Counter Riassunto dei segnali Conflitti Conflitti strutturali Conflitti dati Sovrapposizione Riconoscimento del conflitto sui dati Soluzione dei conflitti dati tramite stallo Anticipazione Riordinamento al tempo di compilazione Conflitti di controllo Conflitti per salti incondizionati Eliminazione del conflitto tramite riordinamento al tempo di compilazione (salti incondizionati)

5 INDICE ix Conflitti per le diramazioni Riordinamento al tempo di compilazione (diramazioni) Scelta architetturale per il trattamento dei conflitti di controllo Il trattamento delle interruzioni in pipeline Il concetto di interruzione precisa Tipi di interruzioni e aspetti architetturali L istruzione INT Interruzioni esterne Eccezioni Considerazioni finali sul sistema di interruzione Il blocco ICH Svolgimento delle rimanenti istruzioni del repertorio L istruzione RFI L istruzione STI L istruzione CLI Il progetto dell Unità di Controllo La scelta della codifica dei segnali Appendice A1: Predizione dinamica delle diramazioni Tabella di predizione delle diramazioni Statistica di esecuzione e accuratezza della predizione Branch Target Buffer Prestazioni del BTB Ottimizzazione del BTB Appendice A2: L unità per la predizione dei salti condizionati del Pentium Appendice A3: Predittore adattativo a due livelli Realizzazioni alternative del predittore a due livelli Esercizi Esecuzione fuori ordine Pipeline con unità funzionali multiciclo Esecuzione in parallelo Latenza Dipendenze dati Flusso di controllo Gestione delle prenotazioni del bus dei risultati Completamento in ordine Completamento in ordine rispetto ai registri Completamento in ordine rispetto alla memoria Metodo del buffer di riordinamento Metodo dell history buffer Gestione dei conflitti di controllo in pipeline con unità funzionali multiciclo

6 x Capitolo Stato coerente nel caso del completamento in ordine delle istruzioni Stato coerente in presenza di ROB Ripristino dello stato coerente con history buffer Appendice A - Esecuzione fuori ordine nell architettura PowerPC La pipeline del Un esempio di flusso istruzioni per il Appendice B - Esecuzione fuori ordine nell architettura P Il principio di funzionamento La pipeline e l esecuzione dinamica Ridenominazione dei registri Considerazioni Esercizi Bibliografia 357 Sigle usate nel testo 361 Indice analitico 363