Le Memorie a Semiconduttore

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1 Corso di Laurea Ingegneria Corso B A.A

2 Introduzione Classificazione delle memorie Struttura base di una memoria Tecnologia delle Memorie Indice Corso di Laurea Ingegneria Corso B A.A

3 Introduzione Negli ultimi cinquant anni la microelettronica, o elettronica dei semiconduttori, è stata caratterizzata da enormi innovazioni in termini di prodotto e di tecnologia di processo. La continua ricerca in termini di nuove soluzioni tecnologiche e di processi produttivi più efficienti ha portato all introduzione di nuovi dispositivi elettronici in grado di poter essere utilizzati in un sempre maggior numero di applicazioni. Inoltre la nascita di tecnologie in grado di poter essere utilizzate in molteplici settori ha determinato un aumento sia del numero dei potenziali fruitori che del numero di aziende interessate allo sviluppo di tali tecnologie. Negli ultimi anni la ricerca si è indirizzata verso dispositivi sempre più miniaturizzati e più veloci, oltre che in grado di ridurre il consumo di energia; tutto ciò ha permesso la realizzazione di circuiti integrati (IC) con un numero crescente di transistor per unità d area ed in grado di realizzare funzioni via via sempre più complesse. L aumento delle prestazioni assolute dei dispositivi realizzati (dimensioni, velocità, consumi) è stata così regolare negli anni che già nel 1975 Gordon E. Moore propose la sua omonima legge, dopo aver osservato che il numero di transistor per circuito integrato era aumentato, dalla data della loro invenzione, di un fattore due ogni anno su un arco temporale di 16 anni. L iniziale analisi di Moore aveva indicato, quali fattori concorrenti allo sviluppo esponenziale della complessità 1, l aumento dell area del chip, la riduzione delle dimensioni delle strutture elementari che componevano i circuiti integrati, il miglioramento della capacità di progettare i dispositivi (fossero essi transistori bipolari o di tipo MOS) e la realizzazione di circuiti più efficienti. Moore stesso riconosceva che alcuni di questi fattori avrebbero avuto negli anni seguenti un impatto limitato e quindi l evoluzione ulteriore sarebbe dipesa essenzialmente dal solo ridursi delle dimensioni critiche, rallentando, di conseguenza, il suo ritmo. L analisi è stata sostanzialmente confermata dagli sviluppi successivi: l area del chip è aumentata di un fattore quattro dal 1965 al 1975, grazie a un generale miglioramento della qualità dei materiali, ma è poi stata limitata dalla necessità di garantire un costo accettabile dei prodotti (il costo per unità d area dei circuiti integrati, espresso in dollari/cm 2, è rimasto sostanzialmente stabile nel tempo); la dimensione lineare minima definita sulle strutture MOS si è ridotta di un fattore tre ogni dieci anni ed ha fornito il contributo principale; il miglioramento nella capacità di progettare dispositivi complessi si è concentrato essenzialmente sul tempo di progettazione, con l introduzione di tecniche automatizzate (librerie di funzioni logiche, sintesi logica), a scapito della densità dei circuiti;. nel caso delle memorie, tecniche di auto-allineamento e di sviluppo tridimensionale dei dispositivi hanno permesso di ridurre ulteriormente l ingombro. Tabella 1: La legge di Moore. Di conseguenza comprendere le cause di uno sviluppo quasi esponenziale non è difficile. Classificazione delle memorie Le memorie a semiconduttore sono dispositivi elettronici costituiti da un insieme di celle elementari, ciascuna delle quali è in grado di immagazzinare un informazione binaria. Questo 1 La complessità è rappresentata dal numero di componenti necessari alla realizzazione di una funzione all interno di un circuito integrato Corso di Laurea Ingegneria Corso B A.A

4 insieme di celle elementari è dotato di apposite linee di comunicazione che permettono di accedere al singolo dato. Le memorie possono essere classificate sotto diversi punti di vista. Ad esempio esse possono venire identificate a livello di sistema a seconda del tipo di accesso che consentono. Si parla allora di memorie ad accesso sequenziale o di memorie ad accesso diretto (dette spesso in modo improprio ad accesso casuale). Nel primo caso i dati vengono accodati l uno rispetto all altro in fase di scrittura, mentre in fase di lettura l organizzazione della memoria è tale che il primo dato leggibile sia quello che è stato scritto per primo (in questo caso si parla di memorie first in first out o FIFO). Oppure può avvenire che il primo dato leggibile sia l ultimo scritto e in tal caso si parla di organizzazione a pila (o a stack). Vi possono essere poi ancora altre organizzazioni, ma, comunque sia, nelle memorie ad accesso sequenziale per recuperare un dato e necessario scorrere tutti i dati che in fase di lettura precedono quello voluto. Molto spesso tuttavia risulta necessario poter accedere direttamente ad un particolare dato; tale operazione è appunto possibile nelle memorie ad accesso diretto, nelle quali attraverso un indirizzo si può direttamente individuare l informazione desiderata. Nelle memorie ad accesso sequenziale l indirizzo non è necessario, o meglio è implicito. E opportuno tuttavia notare che esistono metodi di accesso più complessi di quelli citati. Ad esempio esistono le memorie ad accesso multiplo (il più delle volte doppio), in cui esistono più canali di accesso in modo da renderle disponibili a più processi contemporaneamente, rendendo la memoria una risorsa condivisa. Rimanendo nell ambito delle memorie ad accesso casuale una prima grande suddivisione è quella che divide le memorie in quelle di lettura e scrittura (RAM random access memory) e in quelle a prevalente lettura (ROM read only memory). Nelle prime un dato può essere scritto e letto in qualsiasi cella, con un tempo di accesso che è praticamente lo stesso sia che l operazione sia di scrittura che quando l operazione è di lettura. Nelle seconde l operazione normale è solo quella di lettura poiché quella di scrittura o non è permessa o richiede un tempo molto più lungo che non quella di lettura. Un vantaggio delle ROM tuttavia risiede nel fatto che l informazione si conserva anche quando l alimentazione viene a mancare, a differenza delle RAM in cui l informazione viene persa. Per tale motivo le ROM vengono anche chiamate memorie non volatili. Per la verità esistono anche RAM non volatili, ottenute con opportuni espedienti; ad esempio le ZRAM (zero power RAM) utilizzano batterie tampone per mantenere alimentati i dispositivi anche in fase di assenza dell alimentazione primaria, o ancora le informazioni vengono duplicate su una memoria non volatile in modo da poterle ripristinare quando necessario oppure si sfruttano opportuni fenomeni quali l isteresi ferroelettrica per ottenere una memorizzazione permanente. In ogni caso una suddivisione di massima delle memorie ad accesso diretto è riportata in Tabella 2, nella quale, a titolo orientativo è riportata anche la tecnologia con cui ciascun tipo di memoria viene realizzato. Tabella 2: Classificazione delle Memorie E opportuno tuttavia accennare ad alcune delle caratteristiche più importanti dei vari tipi di ROM. ROM a maschera. Sono memorie a sola lettura nelle quali i dati vengono immagazzinati mediante un opportuno processo di mascheratura durante la fabbricazione. L utente all atto dell ordinazione Corso di Laurea Ingegneria Corso B A.A

5 deve specificare con un opportuna codifica tutta l informazione che deve venir scritta nella memoria. La struttura fisica del componente e particolarmente semplice e l organizzazione di tale tipo di memoria è sempre a matrice. In commercio si possono trovare ROM a maschera con diversi gradi di parallelismo, di cui i più comuni sono comunque 4 e 8. PROM o ROM programmabili. Sono anch esse memorie a sola lettura in cui tuttavia i dati vengono inseriti dall utente finale. La scrittura di un dato avviene o per fusione di opportuni collegamenti o con la perforazione di una giunzione. Il dato, una volta scritto, non può essere un alcun modo cancellato. Vantaggio sostanziale rispetto alle ROM a maschera è l eliminazione dei tempi di attesa tra ordinazione e consegna della ROM, malgrado che il loro costo unitario sia superiore. E tuttavia necessario tenere presente che la produzione di ROM a maschera non è economicamente conveniente per quantitativi inferiori al migliaio di pezzi. EPROM. Sono memorie a prevalente lettura, utilizzate quando siano necessarie memorie non volatili, ma in cui i dati memorizzati possano venire di volta in volta modificati. In questo casi i dati, scritti con mezzi elettrici, possono venire cancellati, rendendo la memoria nuovamente disponibile, con l esposizione del chip a radiazione ultravioletta attraverso un apposita finestra in vetro di quarzo. EEPROM. Sono memorie molto simili alle EPROM, ma la cancellazione di un dato viene effettuata elettricamente, permettendo di mantenere il dispositivo nel sistema in cui è installato. Le operazioni di scrittura tuttavia sono normalmente molto più lente che non quelle di lettura. Dal punto di vista dell impiego e delle terminazione EPROM e EEPROM sono del tutto analoghe alle ROM e alle PROM. Per alcuni modelli addirittura esiste con queste ultime una completa compatibilita sia elettrica che meccanica (compatibilità pin to pin). Struttura base di una memoria Una memoria e essenzialmente costituita delle seguenti parti: una matrice di celle; un decodificatore di indirizzo un circuito di controllo di ingresso e di uscita. In memorie di piccole dimensioni, ad esempio in memorie da 16 celle, il circuito di indirizzamento può essere realizzato con un semplice selettore (linear select), come illustrato in Figura 1. Figura 1 E opportuno notare in questa struttura circuitale la complessità dovuta alla presenza dei 2 n collegamenti elettrici necessari all abilitazione delle singole celle. Tale complessità inoltre aumenta esponenzialmente al crescere del numero n di bit di indirizzo. Corso di Laurea Ingegneria Corso B A.A

6 Una valida alternativa è l indirizzamento a matrice illustrato in Figura 2 (coincident select). Figura 2 Si ottiene in tal modo una notevole semplificazione della rete dei collegamenti. Si può ritenere pertanto che, tranne per memorie di minime dimensioni, la struttura di base sia quella di Figura 3. Figura 3 Il decodificatore di riga seleziona un intera riga di celle. I dati immagazzinati nelle celle connesse con la riga selezionata sono trasferiti al circuito di controllo di ingresso e uscita. A questo punto il dato che interessa viene trasferito all uscita selezionandolo con il decodificatore di colonna. Ogni dispositivo di memoria possiede almeno i seguenti segnali: Indirizzo (address) composto dai segnali da applicare ai decodificatori. All utente non è normalmente possibile distinguere tra i bit di selezione di riga e di colonna. L indirizzo deve pertanto essere considerato come un tutto unico. Lettura/scrittura (read/write). E presente ovviamente solo quando necessario e permette di scegliere tra un operazione di scrittura o una di lettura in o da una determinata cella. Selezione di chip (chip select) che permette o no di abilitare la memoria in questione. Tale segnale si rende indispensabile quando si vogliano realizzare memorie di grandi dimensioni, superiori a quelle del singolo chip, oppure quando memorie accedono assieme ad altri dispositivi allo stesso bus per il trasferimento dei dati. Segnali di ingresso e di uscita (I/O). In certe realizzazioni le linee su cui viaggiano tali segnali possono coincidere. Alimentazione (supply). Alcune realizzazioni, quali EPROM e EEPROM possono richiedere più di una tensione di alimentazione, tuttavia nella maggior parte dei casi è sufficiente un unica tensione. La combinazione di tutti questi segnali organizza il dispositivo di memoria. Piu matrici del tipo descritto possono poi essere utilizzate per accedere ad informazioni di lunghezza superiore al bit. Si avranno ovviamente tante linee di I/O quanti sono i bit di informazione cui si vuol accedere Corso di Laurea Ingegneria Corso B A.A

7 contemporaneamente. Si parla in tal caso di parallelismo della memoria, intendendo con tale termine il numero di bit per parola, dove parola e l insieme di bit cui si accede contemporaneamente con un unico indirizzo. Nelle memorie standard il grado di parallelismo e di solito una potenza di 2. Tecnologia delle Memorie Prima di descrivere i principi di funzionamento di una memoria RAM è opportuno accennare alle regole ispiratrici fondamentali nel progetto di una cella di memoria. 1) Una cella di memoria deve occupare sul chip la minima superficie possibile. 2) I processi di fabbricazione per la sua realizzazione devono essere i più semplici possibile. 3) Le operazioni di lettura e scrittura devono essere le più rapide possibile. 4) La potenza dissipata va minimizzata I primi due punti sono di carattere prevalentemente economico, mentre gli ultimi due riguardano le prestazioni del dispositivo. L elemento base su cui si è fondata la rivoluzione della microelettronica e che costituisce la maggior parte dei circuiti integrati, è il transistor MOSFET (MOSFET: Metal Oxide Semiconductor Field Effect Transistor) il quale si basa sulla tecnologia MOS. I principali fattori che hanno permesso alla tecnologia MOS di avere un enorme successo sono: la semplicità della struttura; la scalabilità intrinseca del transistor, che ha reso possibile l aumento della complessità senza richiedere innovazioni significative della struttura base del dispositivo; la possibilità, grazie all architettura CMOS (CMOS: Complementary MOS), di realizzare circuiti integrati che dissipano solo durante il funzionamento e non in quiescenza, con evidenti risparmi di energia. In termini elementari, la scalabilità consiste nel fatto che, se un transistor di certe dimensioni funziona, è possibile costruirne uno di dimensioni ridotte e funzionante allo stesso modo scalando opportunamente le sue dimensioni fisiche. Lo scaling dei dispositivi è motivato dal presupposto che un transistore più piccolo è in grado di offrire prestazioni migliori rispetto ad uno più grande in termini di velocità, consumo, affidabilità e spazio occupato, nonché del costo del circuito elettronico che si andrà a costruire. Essendo il MOSFET la struttura base dell elettronica digitale è opportuno descriverne a grandi linee il funzionamento. Come illustrato in Fig. 4, il transistor MOSFET (nel caso specifico un nmosfet) è composto da quattro elettrodi; due, il source ed il drain sono realizzati attraverso due tasche fortemente drogate di tipo n 2, ricavate tramite diffusione o impiantazione ionica, su un substrato di silicio monocristallino drogato di tipo p. Le zone di source e drain sono in contatto ohmico con le relative metallizzazioni, per cui è possibile stabilire una differenza di potenziale tra queste ultime e il substrato (detto anche body o bulk). 2 Il drogaggio (iniezione di impurità con caratteristiche elettriche opportune) permette di alterare le proprietà elettriche dei materiali semiconduttori. Un semiconduttore si definisce di tipo n quando il drogaggio fornisce caratteristiche conduttive dovute alla presenza di cariche negative (elettroni) libere; di tipo p quando il drogaggio fornisce caratteristiche conduttive equivalenti alla presenza di cariche positive (chiamate lacune) libere; n+ (p+) rappresentano semiconduttori di tipo n (p) molto drogati percui le loro caratteristiche elettriche si avvicinano a quelle dei metalli. Corso di Laurea Ingegneria Corso B A.A

8 Figura 4: Sezione verticale di un transistor MOS a canale n Il terzo elettrodo, il gate, ricopre il substrato di tipo p, da cui è separato tramite un sottile strato isolante (tipicamente ossido di silicio), ed è costruito in modo da sovrastare la zona di substrato che separa il source dal drain (detta zona di canale). Il gate può essere di metallo (ad es. alluminio) oppure, come nella maggior parte dei casi, di silicio policristallino molto drogato (detto poly). Variando la tensione del gate (VG) è possibile richiamare portatori minoritari all interfaccia ossidosemiconduttore e quindi creare un canale conduttivo tra source e drain che altrimenti risulterebbero isolati tra di loro. Variando VG è possibile modulare la conducibilità del suddetto canale. Se il substrato è di tipo p i portatori minoritari sono gli elettroni e si crea dunque un canale di tipo n, da cui la denominazione nmosfet. Alzando dunque la tensione di gate al di sopra di un valore limite detto tensione di soglia gli elettroni vengono attirati alla superficie formando il canale tra source e drain, tra i quali può quindi fluire una corrente elettrica in presenza di una tensione tra i due elettrodi. La struttura caratteristica di un MOSFET è rappresentata in Fig. 4: LG è la lunghezza di gate, Leff è la lunghezza effettiva del canale, tox è lo spessore dell ossido di gate, xj è la profondità di giunzione e Ws e Wd sono gli spessori delle zone svuotate (zone prive di portatori liberi), rispettivamente di source e di drain. Se da un lato la progettazione di transistor sempre più piccoli porta a innegabili vantaggi in termini di densità di integrazione, velocità e bassi consumi, dall altro enfatizza problematiche connesse alla realizzazione pratica; infatti le lunghezze d onda dei raggi ultravioletti impiegati nei processi litografici utilizzati nella definizione della struttura MOSFET diventano confrontabili con le dimensioni caratteristiche del transistor e generano problemi nella definizione stessa. Inoltre la riduzione delle dimensioni influisce anche sull affidabilità del dispositivo, in quanto l impossibilità di ridurre le tensioni d esercizio di un fattore uguale alla riduzione delle dimensioni geometriche (come vorrebbe la teoria dello scaling a campo costante) portano all aumento dei campi elettrici e all insorgere di un insieme di problemi che prendono il nome di effetti di canale corto (SCE: Short Channel Effects); tra questi possiamo citare il punch-through (Le zone svuotate di drain e di source si avvicinano sino a toccarsi) ed il DIBL 3. Tali effetti vengono ridotti aumentando il drogaggio del substrato (si riducono gli spessori delle zone svuotate) e diminuendo lo spessore dell ossido tox e le profondità di giunzione xj. L aumento dei drogaggi però induce un aumento dei campi elettrici all interno della struttura, che risultano problematici dal punto di vista dell affidabilità del dispositivo a causa di quelli che vengono chiamati effetti di portatori caldi (HCE: Hot Carrier Effects). I due principali effetti del riscaldamento dei portatori (elettroni e lacune acquistano molta energia) sono l intrappolamento di 3 DIBL: Drain Induced Barrier Lowering. Un incremento della tensione di drain determina una riduzione della barriera di potenziale source-canale, provocando un incremento della corrente di drain; l effetto può essere modellato come una riduzione della tensione di soglia Vth causato dall aumento della tensione di drain Vds. Corso di Laurea Ingegneria Corso B A.A

9 carica nell ossido, con un conseguente aumento della tensione di soglia e una diminuzione della trasconduttanza dovuta alla saturazione della velocità dei portatori di carica e danneggiamento dell interfaccia tra ossido e silicio. L aumento del campo elettrico può essere contrastato riducendo il gradiente di concentrazione di drogante nel passaggio da drain a canale (LDD: Lightly doped drain). Una categoria di dispositivi la cui evoluzione è stata fondamentale per tutte le applicazioni portatili (cellulari, PC portatili, etc.) sono le memorie non volatili (NVM: Not Volatile Memory), elementi capaci di mantenere un dato memorizzato per molto tempo anche in assenza di alimentazione del componente. Inoltre le performance raggiunte, negli ultimi anni, in termini di densità, velocità, affidabilità e costi, hanno permesso alle NVM di occupare nuovi segmenti di mercato e di poter competere nel settore dei supporti magnetici ove è richiesto un basso consumo ed una elevata robustezza meccanica. Figura 5: Memorie a semiconduttore - tecnologia CMOS Un primo gruppo di memorie non volatili (Fig. 5) è costituito dalle EPROM (Electrically Programmable Read Only Memory) in cui la cancellazione avviene tramite irraggiamento UV dell intero chip montato in un package dotato di una finestrella di quarzo ed il meccanismo di programmazione invece risulta essere selettivo. I costi e, soprattutto, la mancanza di flessibilità rendono obsoleto questo tipo di memoria. Nelle EEPROM (Erasable Electrically Programmable Read Only Memory), invece è possibile scrivere e cancellare in modo selettivo una singola cella (o un byte di celle). Purtroppo l utilizzo di due transistor per cella (selezione e memorizzazione), con conseguente calo di densità, relegano le EEPROM ad essere usate solo per specifici utilizzi. Figura 6: Sezione verticale di una cella di memoria FLASH a gate flottante Corso di Laurea Ingegneria Corso B A.A

10 La tipologia di NVM che in assoluto rappresenta il miglior compromesso in termini di prestazioni è quella delle memorie FLASH. caratteristiche quali le ridotte dimensioni della cella, la semplicità della struttura, l alimentazione singola, la programmazione a singolo bit e la cancellazione veloce a blocchi, permettono di creare settori di memoria ad alta densità, particolarmente adatti ad essere integrati in sistemi logici (es. NVM embedded 4 ). Le applicazioni delle memorie FLASH sono principalmente due: 1. l integrazione in sistemi logici, principalmente microprocessori. Possibili utilizzi: software aggiornabili (es. firmware), memorizzazione di codici d identificazione (SN, PIN, etc.), smart card, riconfigurazioni del sistema on the fly. 2. la creazione di memorie di massa di stato solido (ad es. banchi di memoria, o dispositivi stand alone quali hard disk allo stato solido). Vantaggi: portabilità, piccole dimensioni, consumo ridotto, nessun componente mobile e quindi maggiore robustezza. Le FLASH combinano la capacità di ritenzione delle ROM con il tempo d accesso delle DRAM, permettendo così l esecuzione diretta di microcodici. Interessanti applicazioni si trovano nella gestione dei personal computer o nella telefonia dove i programmi possono essere memorizzati in flash chip, e quindi eseguiti direttamente, senza la necessità di dover essere continuamente caricati/scaricati. Le memorie FLASH standard attualmente in commercio sono quelle a gate flottante con architettura NOR (Fig. 6). Esse sono costituite da un transistor MOSFET in cui sono presenti due metallizzazioni di gate, una superiore contattata ed una isolata posta tra la prima e l ossido che sovrasta il canale; questa seconda metallizzazione, che prende il nome di floating gate, è separata dalla prima attraverso un altro strato di ossido isolante e può schermare gli effetti sul canale della prima metallizzazione, chiamata control gate. La capacità di mantenere un dato è dovuto al fatto che, se nel floating gate viene introdotta della carica, essa vi rimane facendo traslare la soglia del transistor visibile dal control gate (Fig. 7). Figura 7: Tensione di soglia in una cella Flash programmata ed in una cancella. Applicando al gate la tensione di lettura (Vread), il valore della corrente di drain discrimina tra stato 1 e stato 0. Esistono diverse soluzioni per trasferire la carica nel e dal floating gate; il problema è fare in modo che la carica passi attraverso la barriera di energia creata dallo strato di materiale isolante, evitando di danneggiare o alterare la struttura del reticolo dell ossido. Allo stato dell arte le memorie FLASH di uso più comune sono: cancellate per effetto tunnel (FN 5 ); programmate per CHE (Channel Hot Electron). 4 Con NVM embedded ci si riferisce ad un circuito integrato che contiene un microcontrollore o un microprocessore e una memoria non volatile di tipo FLASH, EPROM, o EEPROM 5 FN: Fowler-Nordheim. Indica il passaggio, mediante fenomeni quantistici di tunneling, di cariche elettriche attraverso una barriera di potenziale (generalmente creata dall ossido). Corso di Laurea Ingegneria Corso B A.A

11 Il CHE è un meccanismo di iniezione di elettroni verso il gate, che utilizza il riscaldamento dei portatori di canale. Applicando una differenza di potenziale tra drain e source gli elettroni vengono accelerati (scaldati) dal campo longitudinale in tal modo viene loro fornita un energia sufficiente al superamento della barriera tra substrato ed ossido (3,15 ev); il campo verticale contribuisce ad iniettare la carica nel floating gate attraverso il sottile strato di ossido. La scalabilità, a tensioni di alimentazione di 3,3 V o inferiori, è resa difficile dal drammatico calo di efficienza di iniezione, che si verifica quando la tensione applicata al drain scende al di sotto di quella corrispondente all energia di barriera tra silicio ed ossido. Nelle FLASH moderne, aventi tecnologie aggiornate, l efficienza (definita come rapporto tra la corrente utile per la programmazione e la corrente massima nel dispositivo) raggiunge, per una tipica cella di tecnologia 0,3 m polarizzata con VDS = 4,5 V, solo valori prossimi a = (1-4) * La necessità di avere tensioni elevate al drain porta a dover realizzare opportune circuiti a pompa di carica in grado di fornire tensioni maggiori di quelle dell alimentazione. Queste tecniche circuitali, oltre allo svantaggio in termini di area occupata, pongono un limite massimo alla corrente che può essere assorbita dal drain. Se ne deduce che bassi valori di corrente di drain (ID) ed alti valori d efficienza d iniezione 6 sono importanti figure di merito per la cella di memoria. Recentemente, per aumentare l efficienza d iniezione è stato proposto l utilizzo di un meccanismo d iniezione detto CHISEL (CHannel Initiated Substrate Electron) che viene attivato dall applicazione di una tensione di substrato durante l operazione di scrittura. Nel CHISEL l iniezione di elettroni caldi attraverso l interfaccia ossido-silicio è dovuta a portatori terziari. Il campo elettrico laterale lungo il canale accelera gli elettroni, i quali, una volta acquisita un energia maggiore di 1,6 ev, possono generare per ionizzazione da impatto (II: Impact Ionization) coppie elettrone-lacuna. Le lacune prodotte vengono attirate verso il bulk ed acquistano, grazie al campo verticale generato dalla tensione di bulk, sufficiente energia per poter generare un ulteriore coppia elettrone-lacuna (IIF: Impact Ionization Feedback). Questi elettroni generati in profondità nel bulk, detti anche elettroni terziari, vengono accelerati dal campo elettrico verticale verso l interfaccia e possono essere in grado di superare la barriera energetica tra ossido e silicio. L iniezione di elettroni terziari, se incentivata dall applicazione di una tensione negativa al substrato, può arrivare a dominare completamente il processo di iniezione. Dunque nel CHISEL il processo di iniezione è il frutto di tre processi distinti in cascata: 1) la generazione delle lacune secondarie per II da parte degli elettroni di canale. 2) la generazione degli elettroni terziari (IIF) in profondità nel substrato della cella da parte delle lacune in moto verso il substrato. 3) il riscaldamento degli elettroni terziari in moto verso l interfaccia e loro iniezione nel gate attraverso l ossido di tunnel. Ognuno di questi processi ha un efficienza che influisce sull efficienza totale del meccanismo di CHISEL. In passato sono state proposte diverse soluzioni alternative di celle in cui, per aumentare l efficienza, si utilizza l iniezione di elettroni caldi da substrato. Queste tecniche si basano sull integrazione di opportuni iniettori di elettroni nel substrato e sulla raccolta di tali portatori all interno della regione svuotata sotto il gate della cella. Questi iniettori possono essere realizzati o tramite diffusioni sepolte o tramite transistori bipolari laterali. Tuttavia queste soluzioni presentano uno o più dei seguenti svantaggi: la regione svuotata sotto il gate raccoglie in modo poco efficiente i portatori iniettati, in quanto molti di essi vengono raccolti direttamente dalle regioni di source e di drain; l efficienza cala con lo scaling del transistore, in quanto l area del source e del drain diventa una frazione percentualmente più rilevante dell area totale del dispositivo; il processo d iniezione è poco o punto selettivo. 6 Per una FLASH a gate flottante con architettura NOR, l efficienza d iniezione tramite CHE è definita come = [I G /I D ] Corso di Laurea Ingegneria Corso B A.A

12 Un nuovo tipo di cella NVM con architettura NOR avente alta efficienza d iniezione è la BipFlash (Bipolar Flash). L idea di base è quella di implementare un meccanismo che, diminuendo da tre a due i processi elementari necessari per l iniezione di elettroni, consenta di ottenere, a parità di tecnologia e tensioni acceleranti, un efficienza d iniezione molto superiore a quella del CHISEL, mantenendo al tempo stesso la selettività dell operazione di scrittura. Figura 8: Sezione verticale della cella di memoria BipFlash Come illustrato in Fig. 8, alla classica cella FLASH sono state aggiunte due diffusioni che hanno permesso di ricavare un transistore bipolare PNP all interno della struttura: una diffusione di tipo n (base) è posta in contatto lateralmente alla la regione di drain, ed un altra, molto sottile e di tipo p+ (emettitore), è ricavata all interno della stessa regione. L operazione di scrittura della BipFlash avviene polarizzando la giunzione p+/n in diretta. Le lacune provenienti dall emettitore, dopo aver evitato la ricombinazione in base, vengono accelerate verso il collettore e generano per II elettroni secondari nella regione di carica spaziale associata alla giunzione tra regione n e substrato. Gli elettroni secondari vengono a loro volta accelerati verso l interfaccia e alcuni di essi possono arrivare al gate con un meccanismo di iniezione simile al CHISEL. Nella cella BipFlash l inefficiente generazione di lacune da parte degli elettroni di canale (II) viene quindi sostituita quindi da un iniezione diretta delle lacune nella regione d interesse. In questo modo non vi è più la necessità di una corrente di canale durante l operazione di programmazione, essendo sufficiente mantenere il source e il drain allo stesso potenziale. Con una tensione di floating gate maggiore di quella della base si otterrà un elevato valore d iniezione di elettroni secondari. Non si entrerà nel merito di tale tecnologia ma si può dire che l efficienza della cella si stima essere due ordini di grandezza superiore a quella ottenibile dall iniezione CHISEL. Il vantaggio in termini di efficienza in scrittura può essere utilizzato per ottenere basse tensioni di alimentazione, bassi consumi o minori tempi di programmazione. Corso di Laurea Ingegneria Corso B A.A