Sistemi logici complessi

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1 Sistemi logici complessi circuiti logici standard prevedono, per la realizzazione di un sistema complesso, i seguenti passi: definizione delle specifiche descrizione del sistema mediante interconnessione dei componenti assemblaggio su un circuito stampato componenti sono circuiti integrati ad esempio della serie 74 o della serie 54 (specifiche militari), realizzati in tecnologia TTL, TTL Schottky, TTL Schottky Low Power, CMOS etc. contenenti porte logiche. Al crescere della complessità del sistema l approccio precedente diventa poco pratico per l aumento di costo, di dissipazione di potenza, di ritardo di propagazione e di ingombro ed inoltre per la relativa semplicità con cui un circuito può essere clonato

2 Dispositivi Logici Programmabili Sono circuiti ad elevata scala di integrazione che possono essere opportunamente programmato (anche dall utente finale) per realizzare una specifica funzione logica senza aggiungere o rimuovere componenti. La programmazione avviene mediante descrizione ad alto livello in opportuni ambienti di sviluppo (Hardware Description Language) La programmazione può essere: Reversibile Non Reversibile Volatile Non Volatile

3 Definizioni PLD (Programmable Logic Device)o FPD (Field-Programmable Device) SPLD (Simple Programmable Logic Device) CPLD (Comple Programmable Logic Device) PLA (Programmable Logic Array) Sono costituiti da un insieme di SPLD [piani AND e OR programmabili] sullo stesso chip PAL (Programmable Array Logic) [piano AND programmabile e OR fisso] FPGA (Field-Programmable Gate Array) CPLD con meno ingressi e un maggior numero di Flip-Flop

4 Definizioni Programmable Switch ( nterruttore Programmabile ) consente di connettere tra loro elementi logici o fili mediante comando esterno Logic Capacity (Capacità logica) ammontare della logica esprimibile dal PLD in termini di numero equivalente di porte NAND a due ingressi Logic Density (Densità logica) ammontare della logica per unità di area del PLD

5 nterruttori Programmabili Non reversibili-non Volatili Fuse (Fusibili) Antifuse (Antifusibili) Dielettrico Poly-Si Ossido Diffusione N Substrato di silicio + Aprono il circuito se attraversati da corrente elevata tale da bruciare il resistore Chiudono il circuito se viene applicata una tensione elevata tale da perforare il dielettrico

6 nterruttori Programmabili Reversibili-Non Volatili MOS a doppia Gate Transistor per EPROM Transistor per EEPROM Programmabili fuori dal circuito Programmabili nel circuito

7 nterruttori Programmabili Reversibili-Volatili Sono basati sull utilizzo di memorie statiche SRAM per pilotare la gate di transistor (pass-transistor) usati per connettere due fili

8 nterruttori Programmabili Riepilogo nterruttore Riprogrammabile Volatile Tecnologia Fusibile No No Bipolare Antifusibile No No CMOS EPROM Si (fuori dal circuito) No UV-CMOS EEPROM Si (nel circuito) No EE-CMOS SRAM Si (nel circuito) Si CMOS

9 Capacità Logica 0000 Capacità Logica SPLD CPLD FPGA

10 Programmazione dei PLD Linguaggi più usati per la programmazione dei PLD: ABEL Advanced Boolean Equation Language E utilizzato per piccoli moduli VHDL Very high speed integrated circuit Hardware Description Language E utilizzato per moduli complessi linguaggi producono un bit stream che viene inviato al modulo per la programmazione sul quale è inserito il PLD

11 Programmazione dei PLD Specifiche Descrizione VHDL FPGA CPLD Sintesi Simulazione funzionale Fitting Netlist Simulazione timing Mappa di programmazione (Bit Stream)

12 Struttura dei PLA N variabili in ingresso Piano AND P termini di prodotto Piano OR M termini di uscita Si possono ottenere M espressioni logiche ognuna con P termini di somma e N prodotti per ciascun termine

13 Struttura dei PLA A B C D 3 Schema logico di un PLA con 4 ingressi e 3 uscite Le indicano i punti di connessione programmabile

14 Realizzazione dei PLA A B C D AND Output Le due matrici implementano funzioni AND che diventano NAND a causa degli invertitori Realizzazione di un PLA mediante diodi e fusibili. La funzione complessiva su ciascuna uscita è la NAND delle NAND degli ingressi cioè la OR delle AND degli ingressi 3 = (AB)(AB) = AB + AB

15 Realizzazione dei PLA A B NOR C D Output Le due matrici implementano funzioni NOR che, nella seconda, diventano OR a causa degli invertitori Realizzazione di un PLA mediante NMOS e fusibili. La funzione complessiva su ciascuna uscita è la OR delle NOR degli ingressi cioè la OR delle AND degli ingressi negati (non è un problema perché gli ingressi sono disponibili anche in forma negata) 3 = A + B + A + B = AB + AB

16 Esempio di funzioni con PLA + = AA AA A3A4 = AA3A4 + AA3 + A 3 = AA + AA3A 4 + AA A 4 A A A 3 A 4 Ovviamente le AND e le OR indicate nello schema sono solo simboliche 3 Realizzazione delle tre funzioni 3

17 Ottimizzazione dei PLA A _ A B _ B C _ C 0 _ A+C _ B+C A+B+C 3 B+C 4 5 _ A+B+C _ A+C = 6 A+C 7 _ A+B+C Vengono utilizzate solo il 40% delle possibili connessioni

18 Operazione di taglio e _ ripiegamento nei PLA A B C Le righe vengono spostate e vengono praticati tagli per compattare la matrice. Ovviamente si perde di generalità ma si guadagna in area occupata A _ Dopo la riorganizzazione delle righe si utilizza il 79% delle connessioni B _ C

19 Dispositivi PAL 3 4 E programmabile solo il piano AND e, in questo caso, ogni uscita può avere solo 3 termini prodotto. Nelle PAL commerciali il numero di termini prodotto varia da 6 a 8. 3

20 Esempio di PAL 3 4 = = = Valori di uscita sempre 0 in quanto ottenuti dalla AND di una variabile e la sua negata Se un termine prodotto è necessario per due uscite viene calcolato due volte come i termini 4 e 3

21 Logica in due passi per dispositivi PAL Per consentire la realizzazione di funzioni con un numero maggiore di termini prodotto si ricorre alla logica in due passi, cioè alcune uscite vengono inviate come nuovi ingressi al piano AND 3 4 Si aumenta la flessibilità ma anche il ritardo di propagazione 3

22 Logica in due passi per dispositivi PAL Realizzazione delle funzioni e con una PAL a 3 prodotti = = = Si utilizza l uscita 3 per generare i primi due termini della funzione 3

23 Selezione della polarità in uscita per dispositivi PAL Realizzazione delle funzioni e con una PAL a 3 prodotti = = Non è possibile implementare le funzioni direttamente, neanche con la logica in due passi, perché sia che presentano più di 3 termini prodotto. Sarebbe invece possibile implementare che contiene = 34 un solo termine prodotto e usare: + 3 = 3 3 come nel caso precedente, in una logica a due passi. Occorre quindi negare le uscite!

24 PAL con polarità dell uscita programmabile 3 4 A B A XOR B Z Z Z 3 3 Si utilizzano porte XOR programmabili in cui uno dei due ingressi può essere posto o a 0 o a ottenendo in uscita =Z oppure =Z, rispettivamente

25 PAL con polarità dell uscita programmabile = =

26 PAL con terminali /O programmabili 3 4 Si utilizza un buffer tristate, pilotato da una uscita dedicata del piano AND, per avere 3 come terminale di /O L abilitazione del tristate può essere funzione degli ingressi o essere fissata, a secondo dei casi. 3

27 PLD sequenziali 3 Contengono Flip-Flop, per consentire la realzzazione di circuiti sequenziali. 4 Clock D Q D Q 3

28 PAL sequenziali con terminali /O programmabili 3 4 Clock D Q D Q 3

29 Schema a blocchi semplificato di PAL MATRCE LOGCA PROGAMMABLE La struttura può essere vista come costituita da una matrice logica e diverse macrocelle in uscita. Clock MACROCELLE D USCTA

30 Possibile struttura delle macrocelle Abilitazione tristate /O pin Clock Feedback multipleer - programmabili consentono di escludere completamente il Flip-Flop, conservando in ogni caso la possibilità di avere il terminale /O programmabile.

31 Macrocella in modalità sequenziale e combinatoria Abilitazione tristate /O pin Sequenziale Clock Feedback Abilitazione tristate /O pin Combinatoria Feedback

32 CPLD Blocco Logico Blocco Logico /O Blocco Logico Blocco Logico nterconnessioni programmabili Blocco Logico Blocco Logico /O Blocco Logico Blocco Logico Consentono di aumentare le potenzialità del sistema senza aumentare eccessivamente il numero di ingressi dei singoli blocchi logici, ciascuno costituito da una matrice tipo PAL. nfatti aumentare troppo il numero di ingressi del singolo blocco comporterebbe insostenibili problemi di FAN-N delle porte che costituiscono il piano AND. l ritardo complessivo dipende poco dalla complessità del progetto..

33 Schema di blocco logico di un CPLD termini prodotto Macrocella dalla matrice di interconnessioni programmabile Matrice AND programmabile 80 termini prodotto allocatore dei termini prodotto termini prodotto Macrocella verso la matrice di interconnessioni programmabile termini prodotto Macrocella 6. Cypress 370

34 Caratteristiche dei CPLD della famiglia Altera FLEX0K Sigla EPF0K0 EPF0K30 EPF0K50 EPF0K00 Capacità Logica N. Blocchi Logici N. Flip-Flop N. Pin /O

35 Struttura generale degli FPGA Canali di collegamento Celle logiche Le celle logiche hanno una funzionalità ridotta rispetto ai blocchi logici dei CPLD ma sono in numero molto maggiore. Gli FPGA presentano quindi una architettura a grana fine ed inoltre il numero elevato di celle consente di avere a disposizione un numero elevato di Flip-Flop..

36 Struttura interna di un FPGA nterconnessioni programmabili Blocchi di /O Celle logiche l ritardo complessivo di un FPGA dipende in maniera marcata dallo schema che si vuole realizzare, a differenza dei CPLD.